KR20040000238A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 신(Thin) 게이트 산화막이 형성될 부위의 제 1 게이트 산화막에 종래보다 저 농도의 질소 이온을 주입한 후, 제 2 게이트 산화막 성장 공정을 진행하여 듀얼(Dual) 게이트 산화막을 형성함으로써, 트랜지스터의 특성을 바꾸지 않고, 듀얼 게이트 산화막의 열화도 방지하여 소자의 수율 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 신(Thin) 게이트 산화막이 형성될 부위의 제 1 게이트 산화막에 종래보다 저 농도의 질소 이온을 주입한 후, 제 2 게이트 산화막의 성장 공정으로 듀얼(Dual) 게이트 산화막을 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
듀얼 게이트 산화막 공정은 동일 웨이퍼 내에서 두께가 서로 다른 두 가지 종류의 게이트 산화막을 형성하는 공정으로서, 빠른 동작을 요구하는 코아(Core) 칩 부분과 신뢰성이 중요시되는 입/출력 블록(Block)으로 구성되는 회로 소자에서 일반적으로 사용하는 공정이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 듀얼 게이트 산화막 공정에 있어서, 신(Thin) 게이트 산화막이 형성될 부위가 정의된 반도체 기판(11)을 마련한 후, 소자분리 영역의 반도체 기판(11)에 일반적인 소자분리막 형성 공정으로 (13)을 형성한다.
그리고, 불순물을 이온주입 하여 상기 반도체 기판(11) 표면내에 웰(15)을 형성한다.
이어, 열산화 공정으로 상기 반도체 기판(11) 상에 제 1 게이트 산화막(17)을 성장시킨다.
도 1b를 참조하면, 상기 제 1 게이트 산화막(17) 상에 감광막을 도포하고, 상기 감광막을 상기 신(Thin) 게이트 산화막이 형성될 부위만 제거되도록 선택적으로 노광 및 현상하여 감광막 패턴(19)을 형성한다.
그리고, 상기 감광막 패턴(19)을 마스크로 질소 이온을 이온 주입한다.
도 1c를 참조하면, 상기 감광막 패턴(19)을 제거하고, 상기 제 1 게이트 산화막(17) 상에 제 2 게이트 산화막(21)을 성장시킨다.
여기서, 상기 질소 이온이 주입된 제 1 게이트 산화막(17)에는 산화막이 성장되지 않고, 상기 질소 이온이 주입되지 않은 제 1 게이트 산화막(17) 상에만 상기 제 2 게이트 산화막(21)이 성장된 듀얼 게이트 산화막을 형성한다.
그러나 종래의 반도체 소자의 제조 방법은 제 1 게이트 산화막을 형성하고, 신(Thin) 게이트 산화막이 형성될 부위의 제 1 게이트 산화막에 질소 이온을 주입한 후, 제 2 게이트 산화막 성장 공정을 진행하여 듀얼 게이트 산화막을 형성하는 공정에 있어서, 1nm 이상의 두께 차이를 갖는 듀얼 게이트 산화막을 형성하기 위해 고 농도의 질소 이온을 이온 주입하기 때문에 트랜지스터의 특성이 변화되고, 게이트 산화막의 특성이 저하되는 문제가 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 종래보다 얇은 두께의 제 1 게이트 산화막을 형성하고, 신(Thin) 게이트 산화막이 형성될 부위의 제 1 게이트 산화막에 종래보다 저 농도의 질소 이온을 주입한 후, 제 2 게이트 산화막 성장 공정을 진행하여 듀얼 게이트 산화막을 형성함으로써, 트랜지스터의 특성을 바꾸지 않고, 듀얼 게이트 산화막의 열화도 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체 기판13,33 : 소자분리막
15,35 : 웰17,37 : 제 1 게이트 산화막
19,39 : 감광막 패턴21,41 : 제 2 게이트 산화막
이상의 목적을 달성하기 위한 본 발명은,
신(Thin) 게이트 산화막이 형성될 부위가 정의된 반도체 기판 상에 1 ∼ 5nm 두께의 제 1 게이트 산화막을 성장시키는 단계와,
상기 신(Thin) 게이트 산화막이 형성될 부위의 제 1 게이트 산화막에 1E13∼ 1E15/㎠ 농도의 질소 이온을 이온 주입하는 단계와,
열산화 공정으로 상기 제 1 게이트 산화막 상에 제 2 게이트 산화막을 성장시켜 듀얼 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,
상기 제 1 게이트 산화막을 700 ∼ 1000℃ 온도의 열산화 공정으로 성장시키는 것과,
상기 질소 이온을 1 ∼ 10KeV의 이온 주입 에너지로 이온 주입하는 것과,
상기 제 2 게이트 산화막을 700 ∼ 1000℃ 온도의 열산화 공정으로 성장시키는 것과,
상기 제 1, 2 게이트 산화막을 건식 또는 습식 방식의 열 산화 공정으로 성장시키는 것을 특징으로 한다.
본 발명의 원리는 종래보다 얇은 두께의 제 1 게이트 산화막을 형성하고, 신(Thin) 게이트 산화막이 형성될 부위의 제 1 게이트 산화막에 종래보다 저 농도의 질소 이온을 주입한 후, 제 2 게이트 산화막 성장 공정을 진행하여 듀얼 게이트 산화막을 형성함으로써, 트랜지스터의 특성을 바꾸지 않고, 듀얼 게이트 산화막의 열화도 방지하기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 듀얼 게이트 산화막 공정에 있어서, 신(Thin) 게이트 산화막이 형성될 부위가 정의된 반도체 기판(31)을 마련한 후, 소자분리 영역의 반도체 기판(31)에 일반적인 소자분리막 형성 공정으로 소자분리막(33)을 형성한다.
그리고, 불순물을 이온주입 하여 상기 반도체 기판(31) 표면내에 웰(35)을 형성한다.
이어, 700 ∼ 1000℃ 온도의 열산화 공정으로 상기 반도체 기판(31) 상에 제 1 게이트 산화막(37)을 1 ∼ 5nm 두께로 성장시킨다.
도 2b를 참조하면, 상기 제 1 게이트 산화막(37) 상에 감광막을 도포하고, 상기 감광막을 상기 신(Thin) 게이트 산화막이 형성될 부위만 제거되도록 선택적으로 노광 및 현상하여 감광막 패턴(39)을 형성한다.
그리고, 상기 감광막 패턴(39)을 마스크로 1E13 ∼ 1E15/㎠ 농도의 질소 이온을 1 ∼ 10KeV의 이온 주입 에너지로 이온 주입한다.
도 2c를 참조하면, 상기 감광막 패턴(19)을 제거한다.
그리고, 700 ∼ 1000℃ 온도의 열산화 공정으로 상기 제 1 게이트 산화막(17)을 포함한 반도체 기판(11) 상에 제 2 게이트 산화막(41)을 성장시킨다.
여기서, 상기 제 1 게이트 산화막(37)에 종래보다 낮은 농도인 1E13 ∼ 1E15/㎠ 농도의 질소 이온을 주입하기 때문에 상기 제 1 게이트 산화막(37)에 상기 질소 이온의 주입 여부에 따라 산화막의 성장률에 차이가 있어 상기 질소 이온이 주입된 제 1 게이트 산화막(37)상부보다 상기 질소 이온이 주입되지 않은 제 1 게이트 산화막(37) 상부에 높은 두께의 상기 제 2 게이트 산화막(41)이 성장된 듀얼 게이트 산화막을 형성한다.
그리고, 상기 제 1, 제 2 게이트 산화막(37,41)을 성장시키기 위한 열산화 공정은 건식 또는 습식 방식으로 진행한다.
본 발명의 반도체 소자의 제조 방법은 종래보다 얇은 두께의 제 1 게이트 산화막을 형성하고, 신(Thin) 게이트 산화막이 형성될 부위의 제 1 게이트 산화막에 종래보다 저 농도의 질소 이온을 주입한 후, 제 2 게이트 산화막 성장 공정을 진행하여 듀얼 게이트 산화막을 형성함으로써, 신(Thin) 게이트 산화막이 형성될 부위의 제 1 게이트 산화막에 종래보다 저 농도의 질소 이온을 주입하기 때문에 트랜지스터의 특성을 바꾸지 않고, 듀얼 게이트 산화막의 열화도 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (5)
- 신(Thin) 게이트 산화막이 형성될 부위가 정의된 반도체 기판 상에 1 ∼ 5nm 두께의 제 1 게이트 산화막을 성장시키는 단계와,상기 신(Thin) 게이트 산화막이 형성될 부위의 제 1 게이트 산화막에 1E13 ∼ 1E15/㎠ 농도의 질소 이온을 이온 주입하는 단계와,열산화 공정으로 상기 제 1 게이트 산화막 상에 제 2 게이트 산화막을 성장시켜 듀얼 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 게이트 산화막을 700 ∼ 1000℃ 온도의 열산화 공정으로 성장시킴을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질소 이온을 1 ∼ 10KeV의 이온 주입 에너지로 이온 주입함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 게이트 산화막을 700 ∼ 1000℃ 온도의 열산화 공정으로 성장시킴을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1, 2 게이트 산화막을 건식 또는 습식 방식의 열 산화 공정으로 성장시킴을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (1)
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|---|---|---|---|---|
| CN103390548A (zh) * | 2012-05-09 | 2013-11-13 | 中芯国际集成电路制造(上海)有限公司 | 栅氧化硅层的制备方法及半导体衬底处理方法 |
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2002
- 2002-06-24 KR KR1020020035431A patent/KR20040000238A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103390548A (zh) * | 2012-05-09 | 2013-11-13 | 中芯国际集成电路制造(上海)有限公司 | 栅氧化硅层的制备方法及半导体衬底处理方法 |
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