KR20030058581A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상에 산화막을 성장시킨 후 각 영역마다 웰(Well) 영역과 채널(Channel) 영역을 형성하면서 듀얼(Dual) 게이트 산화막을 형성하므로, 종래 기술인 웰 영역과 채널 영역을 형성한 후 두 번의 고온 열 산화 공정으로 듀얼 게이트 산화막을 형성할 경우 발생된 문턱전압 조절 이온들의 아웃 디퓨전(Out diffusion)을 방지하고 상기 채널 영역이 넓어지는 현상을 방지하여 상기 열 산화 공정으로 인한 문턱전압의 변화를 억제하므로 소자 수율 및 신뢰성을 향상시키고 또한 셀(Cell) 영역용 마스크 공정을 생략하여 공정 횟수를 감소시키므로 소자의 경제성을 증가시키는 특징이 있다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상에 산화막을 성장시킨 후 각 영역마다 웰(Well) 영역과 채널(Channel) 영역을 형성하면서 듀얼(Dual) 게이트 산화막을 형성하여 소자 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
듀얼 게이트 산화막 공정은 동일 웨이퍼(Wafer) 내에서 두께가 서로 다른 두 가지 종류의 게이트 산화막을 형성하는 공정으로서, 빠른 동작을 요구하는 코아(Core) 칩 부분과 신뢰성이 중요시되는 입/출력 블록(Block)으로 구성되는 회로 소자에서 일반적으로 사용하는 공정이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도로서,“A”는 셀부가 형성될 제 1 영역을 도시한 것이고,“B”는 주변회로부 PMOS가 형성될 제 2 영역을 도시한 것이며,“C”는 주변회로부 NMOS가 형성될 제 3 영역을 도시한 것이다.
도 1a를 참조하면, 듀얼 게이트 산화막 형성 공정에 있어서, 상기 제 3 영역(C)의 웰 형성용 마스크를 사용하여 상기 제 3 영역(C)의 반도체 기판(11)에 제 1 웰(Well) 형성 이온을 주입하고 제 1 채널 형성 이온을 주입한 후 드라이브 인(Drive-in) 공정을 실시하여 상기 제 3 영역(C)의 반도체 기판(11) 내에 제 1 웰(13)과 제 1 채널 영역(15)을 형성한다.
그리고, 상기 제 2 영역(B)의 웰 형성용 마스크로 상술한 방법과 동일하게진행하여 상기 제 2 영역(B)의 반도체 기판(11) 내에 제 2 웰(17)과 제 2 채널 영역(19)을 형성한다.
이어, 상기 제 1 영역(A)의 웰 형성용 마스크로 상술한 방법과 동일하게 진행하여 상기 제 1 영역(A)의 반도체 기판(11) 내에 제 3 웰(21)과 제 3 채널 영역(23)을 형성한다.
도 1b에서와 같이, 전면의 열산화 공정으로 상기 반도체 기판(11)상에 제 1 게이트 산화막(25)을 성장시킨다.
그리고, 상기 제 1 게이트 산화막(25) 상에 감광막을 도포하고, 상기 감광막을 상기 제 1 영역(A)에만 남도록 선택적으로 노광 및 현상하여 감광막 패턴(27)을 형성한다.
도 1c에서와 같이, 상기 감광막 패턴(27)을 마스크로 상기 제 1 게이트 산화막(25) 식각한 후, 상기 감광막 패턴(27)을 제거한다.
도 1d에서와 같이, 열산화 공정으로 상기 반도체 기판(11)과 제 1 게이트 산화막(25) 상에 제 2 게이트 산화막(29)을 성장시킨다.
그러나 종래의 반도체 소자의 제조 방법은 반도체 기판 내에 웰 영역과 채널 영역을 형성한 후 두 번의 고온 열 산화 공정으로 듀얼 게이트 산화막 공정을 진행하기 때문에 상기 고온 열 산화 공정 이전에 주입된 문턱전압 조절 이온들이 아웃 디퓨전 되거나 채널 영역이 넓어져 문턱전압이 변하는 등 소자 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 반도체 기판 상에 산화막을 성장시킨 후 각 영역마다 웰 영역과 채널 영역을 형성하면서 듀얼 게이트 산화막을 형성하므로, 종래 기술인 웰 영역과 채널 영역을 형성한 후 두 번의 고온 열 산화 공정으로 듀얼 게이트 산화막을 형성할 경우 발생된 문턱전압 조절 이온들의 아웃 디퓨전(Out diffusion)을 방지하고 상기 채널 영역이 넓어지는 현상을 방지하여 상기 열 산화 공정으로 인한 문턱전압의 변화를 억제하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31,61: 반도체 기판13,37,67: 제 1 웰
15,39,69: 제 1 채널 영역17,43,73: 제 2 웰
19,45,75: 제 2 채널 영역21,49,79: 제 3 웰
23,51,81: 제 3 채널 영역25,33: 제 1 게이트 산화막
27: 감광막 패턴29,53: 제 2 게이트 산화막
35,65: 제 1 감광막 패턴41,71: 제 2 감광막 패턴
47,77: 제 3 감광막 패턴63: 스크린 산화막
83: 게이트 산화막
이상의 목적을 달성하기 위한 본 발명은 셀부가 형성될 제 1 영역, 주변회로부 PMOS가 형성될 제 2 영역 및 주변회로부 NMOS가 형성될 제 3 영역이 각각 정의된 반도체 기판 상에 제 1 게이트 산화막을 성장시키는 단계, 상기 제 3 영역의 반도체 기판에 제 1 웰과 제 1 채널 영역을 형성하고 상기 제 3 영역의 제 1 게이트 산화막을 식각하는 단계, 상기 제 2 영역의 반도체 기판에 제 2 웰과 제 2 채널 영역을 형성하고 상기 제 2 영역의 제 1 게이트 산화막을 식각하는 단계, 상기 제 1 영역의 반도체 기판에 제 3 웰과 제 3 채널 영역을 형성하는 단계 및 상기 반도체 기판과 상기 제 1 영역의 제 1 게이트 산화막 상에 제 2 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,
상기 제 1, 제 2 게이트 산화막을 NO, N2O 또는 고 유전 상수를 갖는 유전막으로 형성하는 것을 특징으로 한다.
그리고, 본 발명은 셀부가 형성될 제 1 영역, 주변회로부 PMOS가 형성될 제 2 영역 및 주변회로부 NMOS가 형성될 제 3 영역이 각각 정의된 반도체 기판 상에 스크린 산화막을 성장시키는 단계, 상기 제 3 영역의 반도체 기판에 제 1 웰과 제 1 채널 영역을 형성하고 상기 제 3 영역에 질소 이온을 주입하는 단계, 상기 제 2 영역의 반도체 기판에 제 2 웰과 제 2 채널 영역을 형성하고 상기 제 2 영역에 질소 이온을 주입하는 단계, 상기 제 1 영역의 반도체 기판에 제 3 웰과 제 3 채널 영역을 형성하는 단계, 상기 스크린 산화막을 제거하는 단계 및 상기 질소 이온이 주입된 제 2 영역과 제 3 영역보다 상기 제 1 영역에서 두껍게 성장된 게이트 절연막을 상기 반도체 기판 상에 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,
상기 게이트 산화막을 NO, N2O 또는 고 유전 상수를 갖는 유전막으로 형성하는 것을 특징으로 한다.
본 발명의 원리는 반도체 기판 상에 산화막을 성장시킨 후 각 영역마다 웰 영역과 채널 영역을 형성하면서 듀얼 게이트 산화막을 형성하므로, 종래 기술인 웰 영역과 채널 영역을 형성한 후 두 번의 고온 열 산화 공정으로 듀얼 게이트 산화막을 형성할 경우 발생된 문턱전압 조절 이온들의 아웃 디퓨전을 방지하고 상기 채널 영역이 넓어지는 현상을 방지하여 상기 열 산화 공정으로 인한 문턱전압의 변화를 억제하고 또한 셀(Cell) 영역용 마스크 공정을 생략하여 공정 횟수를 감소시키는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도로서,“A”는 셀부가 형성될 제 1 영역을 도시한 것이고,“B”는 주변회로부 PMOS가 형성될 제 2 영역을 도시한 것이며,“C”는 주변회로부 NMOS가 형성될 제 3 영역을 도시한 것이다.
도 2a를 참조하면, 듀얼 게이트 산화막 형성 공정에 있어서, 전면의 열산화 공정으로 반도체 기판(31)상에 제 1 게이트 산화막(33)을 성장시킨다. 이때, 상기 제 1 게이트 산화막(33)을 NO, N2O 또는 고 유전 상수를 갖는 유전막으로 형성한다.
도 2b를 참조하면, 상기 제 1 게이트 산화막(33) 상에 제 1 감광막을 도포하고, 상기 제 1 감광막을 상기 제 3 영역(C)에만 제거되도록 선택적으로 노광 및 현상하여 제 1 감광막 패턴(35)을 형성한다.
그리고, 상기 제 1 감광막 패턴(35)을 마스크로 상기 제 3 영역(C)의 반도체 기판(31)에 제 1 웰 형성 이온을 주입하고 제 1 채널 형성 이온을 주입한 후 드라이브 인 공정을 실시하여 상기 제 3 영역(C)의 반도체 기판(31) 내에 제 1 웰(37)과 제 1 채널 영역(39)을 형성한다.
도 2c를 참조하면, 상기 제 1 감광막 패턴(35)을 마스크로 상기 제 1 게이트 산화막(33)을 식각한다.
도 2d를 참조하면, 상기 제 1 감광막 패턴(35)을 제거한 후, 전면에 제 2 감광막을 도포하고, 상기 제 2 감광막을 상기 제 2 영역(B)에만 제거되도록 선택적으로 노광 및 현상하여 제 2 감광막 패턴(41)을 형성한다.
그리고, 상기 제 2 감광막 패턴(41)을 마스크로 상술한 방법과 동일하게 진행하여 상기 제 2 영역(B)의 반도체 기판(31) 내에 제 2 웰(43)과 제 2 채널 영역(45)을 형성한다.
이어, 상기 제 2 감광막 패턴(41)을 마스크로 상기 제 1 게이트 산화막(33)을 식각한다.
도 2e를 참조하면, 상기 제 2 감광막 패턴(41)을 제거하고, 전면에 제 3 감광막을 도포하고, 상기 제 3 감광막을 상기 제 1 영역(A)에만 제거되도록 선택적으로 노광 및 현상하여 제 3 감광막 패턴(47)을 형성한다.
그리고, 상기 제 3 감광막 패턴(47)을 마스크로 상술한 방법과 동일하게 진행하여 상기 제 1 영역(A)의 반도체 기판(31) 내에 제 3 웰(49)과 제 3 채널 영역(51)을 형성한다.
도 2f를 참조하면, 상기 제 3 감광막 패턴(47)을 제거한 다음, 열산화 공정으로 상기 반도체 기판(31)과 제 1 게이트 산화막(33) 상에 제 2 게이트 산화막(53)을 성장시킨다. 이때, 상기 제 2 게이트 산화막(53)을 NO, N2O 또는 고 유전 상수를 갖는 유전막으로 형성한다.
도 3a 내지 도 3e는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도로서,“A”는 셀부가 형성될 제 1 영역을 도시한 것이고,“B”는 주변회로부 PMOS가 형성될 제 2 영역을 도시한 것이며,“C”는 주변회로부 NMOS가 형성될 제 3 영역을 도시한 것이다.
도 3a를 참조하면, 듀얼 게이트 산화막 형성 공정에 있어서, 전면의 열산화 공정으로 반도체 기판(61)상에 스크린(Screen) 산화막(63)을 성장시킨다.
도 3b를 참조하면, 상기 스크린 산화막(63) 상에 제 1 감광막을 도포하고, 상기 제 1 감광막을 상기 제 3 영역(C)에만 제거되도록 선택적으로 노광 및 현상하여 제 1 감광막 패턴(65)을 형성한다.
그리고, 상기 제 1 감광막 패턴(65)을 마스크로 상기 제 3 영역(C)의 반도체 기판(31)에 제 1 웰 형성 이온을 주입하고 제 1 채널 형성 이온을 주입한 후 드라이브 인 공정을 실시하여 상기 제 3 영역(C)의 반도체 기판(31) 내에 제 1 웰(67)과 제 1 채널 영역(69)을 형성한다.
이어, 상기 제 1 감광막 패턴(65)을 마스크로 질소 이온(N)을 주입한다.
도 3c를 참조하면, 상기 제 1 감광막 패턴(65)을 제거한 후, 전면에 제 2 감광막을 도포하고, 상기 제 2 감광막을 상기 제 2 영역(B)에만 제거되도록 선택적으로 노광 및 현상하여 제 2 감광막 패턴(71)을 형성한다.
그리고, 상기 제 2 감광막 패턴(71)을 마스크로 상술한 방법과 동일하게 진행하여 상기 제 2 영역(B)의 반도체 기판(31) 내에 제 2 웰(73)과 제 2 채널 영역(75)을 형성한다.제 2 영역(B)제 3 영역(C)제 1 영역(A)
이어, 상기 제 2 감광막 패턴(71)을 마스크로 질소 이온(N)을 주입한다.
도 3d를 참조하면, 상기 제 2 감광막 패턴(71)을 제거하고, 전면에 제 3 감광막을 도포하고, 상기 제 3 감광막을 상기 에만 제거되도록 선택적으로 노광 및현상하여 제 3 감광막 패턴(77)을 형성한다.
그리고, 상기 제 3 감광막 패턴(77)을 마스크로 상술한 방법과 동일하게 진행하여 상기 제 1 영역(A)의 반도체 기판(31) 내에 제 3 웰(79)과 제 3 채널 영역(81)을 형성한다.
도 3e를 참조하면, 상기 제 3 감광막 패턴(77)을 제거한 다음, 상기 스크린 산화막(63)을 제거한다.
그리고, 열산화 공정으로 상기 반도체 기판(31) 상에 게이트 산화막(83)을 성장시킨다. 이때, 상기 열산화 공정 시 상기 질소 이온(N)이 주입된 제 2 영역(B)과 제 3 영역(C)의 게이트 산화막(83)은 상기 제 1 영역(A)의 게이트 산화막(83)보다 얇은 두께를 갖는다. 그리고, 상기 게이트 산화막(83)을 NO, N2O 또는 고 유전 상수를 갖는 유전막으로 형성한다.
본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 산화막을 성장시킨 후 각 영역마다 웰 영역과 채널 영역을 형성하면서 듀얼 게이트 산화막을 형성하므로, 종래 기술인 웰 영역과 채널 영역을 형성한 후 두 번의 고온 열 산화 공정으로 듀얼 게이트 산화막을 형성할 경우 발생된 문턱전압 조절 이온들의 아웃 디퓨전을 방지하고 상기 채널 영역이 넓어지는 현상을 방지하여 상기 열 산화 공정으로 인한 문턱전압의 변화를 억제하므로 소자 수율 및 신뢰성을 향상시키고 또한 셀 영역용 마스크 공정을 생략하여 공정 횟수를 감소시키므로 소자의 경제성을 증가시키는 효과가 있다.

Claims (4)

  1. 셀부가 형성될 제 1 영역, 주변회로부 PMOS가 형성될 제 2 영역 및 주변회로부 NMOS가 형성될 제 3 영역이 각각 정의된 반도체 기판 상에 제 1 게이트 산화막을 성장시키는 단계;
    상기 제 3 영역의 반도체 기판에 제 1 웰과 제 1 채널 영역을 형성하고 상기 제 3 영역의 제 1 게이트 산화막을 식각하는 단계;
    상기 제 2 영역의 반도체 기판에 제 2 웰과 제 2 채널 영역을 형성하고 상기 제 2 영역의 제 1 게이트 산화막을 식각하는 단계;
    상기 제 1 영역의 반도체 기판에 제 3 웰과 제 3 채널 영역을 형성하는 단계;
    상기 반도체 기판과 상기 제 1 영역의 제 1 게이트 산화막 상에 제 2 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1, 제 2 게이트 산화막을 NO, N2O 또는 고 유전 상수를 갖는 유전막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
  3. 셀부가 형성될 제 1 영역, 주변회로부 PMOS가 형성될 제 2 영역 및 주변회로부 NMOS가 형성될 제 3 영역이 각각 정의된 반도체 기판 상에 스크린 산화막을 성장시키는 단계;
    상기 제 3 영역의 반도체 기판에 제 1 웰과 제 1 채널 영역을 형성하고 상기 제 3 영역에 질소 이온을 주입하는 단계;
    상기 제 2 영역의 반도체 기판에 제 2 웰과 제 2 채널 영역을 형성하고 상기 제 2 영역에 질소 이온을 주입하는 단계;
    상기 제 1 영역의 반도체 기판에 제 3 웰과 제 3 채널 영역을 형성하는 단계;
    상기 스크린 산화막을 제거하는 단계;
    상기 질소 이온이 주입된 제 2 영역과 제 3 영역보다 상기 제 1 영역에서 두껍게 성장된 게이트 절연막을 상기 반도체 기판 상에 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 게이트 산화막을 NO, N2O 또는 고 유전 상수를 갖는 유전막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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