KR20000046949A

KR20000046949A - 듀얼 게이트전극 형성방법

Info

Publication number: KR20000046949A
Application number: KR1019980063684A
Authority: KR
Inventors: 김광수; 박재영
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-12-31
Filing date: 1998-12-31
Publication date: 2000-07-25

Abstract

본 발명은 듀얼 게이트전극(dual gate electrode) 형성방법에 관한 것으로, 반도체기판에 엔웰마스크와 피웰마스크를 이용하여 엔웰과 피웰을 형성하고 그 상부에 제1게이트절연막을 형성하고 상기 제2게이트전극 영역의 반도체기판에 4가의 불순물을 임플란트한 다음, 상기 제2게이트전극 영역의 제1게이트절연막을 식각함으로써 반도체기판 표면에 손상된 부분을 형성하고 후속열처리공정으로 제2게이트절연막을 형성하는 동시에 상기 제2게이트전극 영역의 불순물을 반도체기판 표면으로 확산시킬 수 있도록 하여 듀얼 게이트전극 마스크만으로 듀얼 게이트전극을 형성함으로써 생산단가를 절감하여 반도체소자의 생산성을 향상시키는 기술이다.

Description

듀얼 게이트전극 형성방법

본 발명은 듀얼 게이트전극 형성방법에 관한 것으로, 특히 높은 처리속도를 필요로 하는 차세대 고집적 소자에서 이용되는 듀얼 게이트전극의 게이트절연막의 제조공정에 관한 것이다.

종래의 듀얼 게이트 산화막의 제조공정은 듀얼 게이트전극의 하부에 형성되는 이중게이트산화막을 형성하기 위하여, 엑스트라 마스크가 2 또는 3 개를 필요로 한다.

즉, 제1게이트산화막영역과 제2게이트산화막영역, 다시말하면 얇은 게이트산화막영역과 두꺼운 게이트산화막영역을 디파인하기 위한 두얼 게이트 마스크와 제1트랜지스터와 제2트랜지스터의 농도를 달리하여 적절한 문턱전압을 가지는 트랜지스터를 형성하기 위한 엔웰마스크와 피웰 마스크, 엔형이나 피형의 엑스트라 문턱전압 마스크를 필요로한다.

상기한 바와같이 얇은 게이트산화막과 두꺼운 게이트산화막 영역의 농도를 달리하는 것은 같은 농도의 표면 농도로는 게이트산화막 두께가 달라서 두꺼운 게이트산화막 영역의 문턱전압이 너무 높아지기 때문이다. 그러므로, 엑스트라 웰 마스크나 엑스트라 문턱전압 마스크로 얇은 트랜지스터의 문턱전압 특성을 적절하게 조절해야 한다.

그러나, 얇은 게이트산화막 영역과 두꺼운 게이트산화막 영역을 디파인하게 위한 이중게이트전극 마스크 외에 임플란트를 위한 엑스트라 마스크가 더 필요하게 된다.

상기 엑스트라 마스크는 제조공정의 단가를 증가시키는 단점이 있다.

도 1a 내지 도 1f는 종래기술에 따른 듀얼 게이트전극 제조공정을 도시한 단면도들이다.

먼저, 도 1a에 도시된 바와 같이 반도체기판(11)에 이중게이트전극을 형성하기 위한 얇은 게이트산화막 영역(200)인 제2게이트전극 영역과 두꺼운 게이트산화막 영역(100)인 제1게이트전극 영역의 엔웰(13,15)을 형성하고, 상기 제1,2 게이트전극 영역(100,200)의 피웰(19,17)을 형성한다.

그리고, 도 1b에 도시된 바와 같이 엑스트라 Vtp 마스크(도시안됨)를 이용한 노광 및 현상공정으로 제1감광막패턴(21)을 형성한다. 그리고, 상기 제1감광막패턴(21)을 마스크로하여 상기 제2게이트전극 영역의 엔웰(13)에 불순물을 임플란트한다.

그 다음에, 상기 제1감광막패턴(21)을 제거하고, 도 1c에 도시된 바와 같이 상기 반도체기판(11) 상부에 엑스트라 Vtn 마스크(도시안됨)를 이용한 노광 및 현상공정으로 제2감광막패턴(23)을 형성하고 이를 마스크로하여 상기 제2게이트전극영역의 피웰(17)에 불순물을 임플란트한다.

그리고, 도 1d에 도시된 바와 같이 상기 제2감광막패턴(23)을 제거하고 상기 반도체기판(11) 표면에 제1게이트산화막(25)을 형성한다.

그리고, 도 1e에 도시된 바와 같이 상기 제1게이트전극영역(100) 상부에 듀얼 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 제3감광막패턴(27)을 형성한다. 그리고, 상기 제3감광막패턴(27)을 마스크로하여 상기 제1게이트산화막(25)을 식각한다.

그 다음에, 도 1f에 도시된 바와 같이 상기 반도체기판(11) 표면을 산화시켜 상기 제2게이트전극영역(200) 상부에 제2게이트산화막(29)을 형성한다. 이때, 상기 제1게이트전극 영역(100)은 제1게이트산화막(25)과 제2게이트산화막(29)이 적층된 구조로 형성된다.

상기한 바와 같이 종래기술에 따른 듀얼 게이트전극 형성방법은, 다수의 마스크를 이용하여 공정을 진행함으로써 공정단가가 증가하고 그에 따른 반도체소자의 생산성이 저하되는 문제점이 있다.

본 발명의 목적은 상기한 종래기술의 문제점을 해결하기 위하여, 듀얼 게이트전극 마스크만을 이용하여 공정단가를 절감함으로써 생산성을 향상시킬 수 있는 듀얼 게이트전극 형성방법을 제공하는데 있다.

도 1a 내지 도 1f는 종래기술에 따른 듀얼 게이트전극 형성공정을 도시한 단면도들.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 듀얼 게이트전극 형성공정을 도시한 단면도들.

* 도면의 주요부분에 대한 부호의 설명*

11,31 : 반도체기판

13,33 : 제2게이트전극영역의 엔웰

15,35 : 제1게이트전극 영역의 엔웰

17,37 : 제2게이트전극 영역의 피웰

19,39 : 제1게이트전극 영역의 피웰

21 : 제1감광막패턴 23 : 제2감광막패턴

25,41 : 제1게이트산화막 27 : 제3감광막패턴

29,49 : 제2게이트산화막 43 : 감광막패턴

45 : 4가의 불순물 ( Si, Ge )

47 : 손상된 부분

상기 목적을 달성하기 위해 본 발명에 따른 듀얼 게이트전극 형성방법은, 반도체기판에 두꺼운 게이트절연막이 구비되는 제1게이트전극 영역과 얇은 게이트절연막이 구비되는 제2게이트전극 영역에 각각 엔웰과 피웰을 형성하는 단계와, 전체표면상부에 제1게이트절연막을 형성하는 단계와, 상기 제1게이트절연막 상부에 듀얼 게이트전극 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 단계와, 상기 감광막패턴을 마스크로하여 상기 반도체기판 표면에 4가의 불순물을 임플란트하여 손상된 부분을 형성하는 단계와, 상기 감광막패턴을 마스크로하여 상기 제1게이트절연막을 식각함으로써 손상된 부분을 열화시키는 단계와, 상기 감광막패턴을 제거하는 단계와, 상기 반도체기판을 열처리하여 상기 손상된 부분의 불순물을 반도체기판 표면으로 확산시키는 동시에 상기 제2게이트전극 영역에 제2게이트절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.

한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 엑스트라 임플란트 마스크 없이 얇은 게이트산화막 영역과 두꺼운 게이트산화막 영역의 표면 농도를 달리하여 게이트산화막이 얇은 트랜지스터와 두꺼운 트랜지스터의 문턱전압 특성을 적절하게 조절하는 것이다.

다시 말하면, 듀얼 게이트전극 마스크를 이용하여 제1게이트산화막을 식각하기 전에 원소 주기울표상의 4가 불순물을 임플란트하여 얇은 제2게이트전극영역인 얇은 게이트산화막 영역의 반도체기판 표면을 손상시키고 후속 열공정으로 티.이.디.(transient enhanced diffusion, 이하에서 TED 라 함) 효과를 유발시켜 제2게이트전극 영역의 표면 농도를 변화시킴으로써 게이트산화막이 얇은 트랜지스터와 두꺼운 트랜지스터의 문턱전압 특성을 적절하게 조절하는 것이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하기로 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 듀얼 게이트전극 제조공정을 도시한 단면도들이다.

먼저, 도 2a에 도시한 바와 같이 반도체기판(31)에 이중게이트전극을 형성하기 위한 얇은 게이트산화막 영역(400)인 제2게이트전극 영역과 두꺼운 게이트산화막 영역(300)인 제1게이트전극 영역의 엔웰(33,35)을 형성하고, 상기 제1,2 게이트전극 영역(100,200)의 피웰(39,37)을 형성한다. 그리고, 상기 반도체기판(31) 표면에 제1게이트산화막(41)을 일정두께 형성하고 그 상부에 듀얼 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴(43)을 형성한다.

그리고, 상기 감광막패턴(43)을 마스크로하여 상기 반도체기판(31)에 4가의 불순물인 실리콘이나 게르마늄을 임플란트함으로써 상기 반도체기판(31)의 표면에 손상된 부분(47)을 형성한다.

그 다음에, 도 2b에 도시된 바와 같이 상기 감광막패턴(43)을 마스크로하여 상기 제1게이트산화막(41)을 식각한다. 이때, 상기 반도체기판(31)의 손상된 부분(47)이 더욱 손상된다.

그리고, 도 2c 및 도 2d에 도시된 바와 같이 상기 감광막패턴(43)을 제거하고 상기 반도체기판(31)을 산화시켜 상기 제2게이트전극 영역(400) 표면에 제2게이트산화막(49)을 형성한다. 이때, 상기 제1게이트전극 영역(300)의 게이트산화막은 제1게이트산화막(41)과 제2게이트산화막(49)이 합해진 두께로 형성된다.

그 다음, 상기 반도체기판(31)을 열처리하여 상기 손상된 부분(47)이 형성된 기판 내부의 불순물을 기판 표면으로 확산시킨다.

이때, 상기 손상된 부분(47)의 불순물은 더욱 더 확산이 잘 되는 TED 효과로 인하여 반도체소자의 얕은 접합을 갖는 제2게이트전극 영역(400)이 형성된다.

상기에서 설명한 바와같이 본 발명에 따른 듀얼 게이트전극 형성방법은, 반도체기판의 손상으로 인한 TED 효과를 이용하여 엑스트라 마스크없이 얇은 게이트산화막을 갖는 트랜지스터와 두꺼운 게이트산화막을 갖는 트랜지스터의 문턱전압을 조절할 수 있도록 함으로써 생산단가를 절감할 수 있는 효과가 있다.

Claims

반도체기판에 두꺼운 게이트절연막이 구비되는 제1게이트전극 영역과 얇은 게이트절연막이 구비되는 제2게이트전극 영역에 각각 엔웰과 피웰을 형성하는 단계;

전체표면상부에 제1게이트절연막을 형성하는 단계;

상기 제1게이트절연막 상부에 듀얼 게이트전극 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 단계;

상기 감광막패턴을 마스크로하여 상기 반도체기판 표면에 4가의 불순물을 임플란트하여 손상된 부분을 형성하는 단계;

상기 감광막패턴을 마스크로하여 상기 제1게이트절연막을 식각함으로써 손상된 부분을 열화시키는 단계;

상기 감광막패턴을 제거하는 단계; 및

상기 반도체기판을 열처리하여 상기 손상된 부분의 불순물을 반도체기판 표면으로 확산시키는 동시에 상기 제2게이트전극 영역에 제2게이트절연막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 듀얼 게이트전극 형성방법.
제 1 항에 있어서,

상기 4가의 불순물은 실리콘인 것을 특징으로 하는 듀얼 게이트전극 형성방법.
제 1 항에 있어서,

상기 4가의 불순물은 게르마늄인 것을 특징으로 하는 듀얼 게이트전극 형성방법.