KR100196504B1 - 스태틱 램 제조 방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터를 로드 소자로 사용하는 SRAM 제조 방법에 있어서, 박막트랜지스터의 게이트 전극 및 노드 연결선을 패터닝하는 단계; 전체구조 상부에 박막트랜지스터의 게이트 산화막, 채널용 제1 전도막 및 상기 제1 전도막과 식각선택비를 갖는 식각정지층을 차례로 형성하는 단계; 노드 콘택 마스크를 사용하여 노드콘택 부위의 상기 식각 정지층, 상기 제1 전도막 및 상기 게이트 산화막을 차례로 식각하여 상기 연결선 및 상기 제1 전도막의 소정 부위를 노출시키는 단계; 전체구조 상부에 제2 전도막을 형성하고 상기 식각정지층이 노출될때까지 다시 전면 에치백하여 노출된 상기 제1 전도막과 상기 연결선을 접속하는 제2 전도막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하며, 노드 콘택 식각을 위해 게이트 산화막 상에서 직접 마스크 작업이 이루어지지 않기 때문에 게이트 산화막의 열화를 방지하여 소자의 특성을 향상시키는 효과가 있다.
Description
제1도는 종래의 SRAM 제조 공정중의 한 단면도.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 SRAM 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 드라이브 트랜지스터
23 : 층간 절연막 24 : 게이트 전극
25 : 노드 연결선 26 : 게이트 산화막
27 : 채널용 폴리실리콘막 28 : 질화막
29 : 폴리실리콘막 스페이서
본 발명은 박막트랜지스터(TFT: Thin Film Transistor)를 로드(Load)소자로 사용하는 스택틱 램(SRAM) 제조 방법에 관한 것으로, 특히 데이터 저장 장소인 노드 연결선과 박막트랜지스터의 드레인단과의 노드 콘택 형성 방법에 관한 것이다.
박막트랜지스터를 구비하는 종래의 SRAM은 제1도에 도시된 바와 같이 실리콘 기판(1) 상에 회로를 구성하는 드라이브(Driver) 트랜지스터(2)와 접지라인(도시되지 않음)을 형성하고, 층간절연막(3)을 형성한 다음, 박막트랜지스터의 게이트 전극(4)과 동시에 데이터(data)저장장소인 노드를 연결시켜줄 연결선(5)을 형성한다. 그리고, 박막트랜지스터의 게이트 산화막(6)을 형성하고, 이후에 증착되는 채널용(드레인용)폴리실리콘막을 상기 노드 연결선(5)에 콘택 시키기 위해서는 노드 마스크를 사용하여 연결선(5) 부위의 상기 게이트 산화막(6)을 선택적으로 제거하여야 함으로, 마스크 작업을 통해 감광막 패턴(7)을 형성하여야 하고 식각공정을 실시하여야 한다.
상기와 같이 종래의 SRAM 제조 방법은 게이트 산화막 형성 후, 게이트 산화막 상에 직접 콘택 마스크 작업 및 감광막 제거 작업을 실시함으로써 게이트 산화막을 오염시키는 요인으로 작용하였다.
이것은 박막트랜지스터의 특성 저하 및 게이트 산화막의 균일도(uniformity)에 심각한 영향을 줄 수 있으며, 번-인(burn-in)을 신뢰성에도 악영향을 미치고 있다.
따라서, 본 발명은 게이트 산화막의 특성 저하를 방지하여 SRAM의 특성을 향상시키는 SRAM 제조 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 박막트랜지스터를 로드 소자로 사용하는 SRAM 제조 방법에 있어서, 박막트랜지스터의 게이트 전극 및 노드 연결선을 패터닝하는 단계; 전체구조 상부에 박막트랜지스터의 게이트 산화막, 채널용 제1 전도막 및 상기 제1 전도막과 식각선택비를 갖는 식각정지층을 차례로 형성하는 단계; 노드 콘택 마스크를 사용하여 노드콘택 부위의 상기 식각정지층, 상기 제1 전도막 및 상기 게이트 산화막을 차례로 식각하여 상기 연결선 및 상기 제1 전도막의 소정 부위를 노출시키는 단계; 전체구조 상부에 제2 전도막을 형성하고 상기 식각정지층이 노출될때까지 다시 전면 에치백하여 노출된 상기 제1 전도막과 상기 연결선을 접속하는 제2 전도막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 SRAM 제조 공정도이다.
먼저, 제2a도와 같이 실리콘 기판(21)상에 회로를 구성하는 드라이브 트랜지스터(22)와 접지라인(도시되지 않음)을 형성하고, 층간절연막(23)을 형성한 다음, 박막트랜지스터의 게이트 전극(24)과 동시에 데이터(data) 저장장소인 노드 연결선(25)을 형성한다. 참고적으로, 게이트 전극 및 노드 연결선은 폴리실리콘막을 사용한다.
이어서, 제2b도와 같이 게이트 산화막(26)을 형성하고, 종래와는 달리 채널용 폴리실리콘막(27)을 바로 형성한 다음, 식각정지층의 역할을 하는 질화막(28)을 형성한다. 이때, 식각정지층으로 폴리실리콘막과 식각 선택비를 다른 막을 사용할 수 있다.
이어서, 제2c도와 같이 노드 콘택 마스크를 사용하여 상기 질화막(28), 채널용 폴리실리콘막(27) 및 게이트 산화막(26)을 차례로 식각하여 연결선(25) 및 채널용 폴리실리콘막(27)이 부분적으로 노출되도록 한다.
이어서, 제2d도와 같이 전체구조 상부에 폴리실리콘막을 형성한 다음, 상기 질화막이 노출될때까지 다시 전면 에치백하여 상기 노드 식각된 부위의 측벽에 전도성 폴리실리콘막 스페이서(29)를 형성하여, 연결선(25) 및 채널용 폴리실리콘막(27)이 전기적으로 연결되도록 한다.
상술한 바와 같이 본 발명은 노드 콘택 식각을 위해 게이트 산화막상에서 직접 마스크 작업이 이루어지지 않기 때문에 게이트 산화막의 열화를 방지하여 소자의 특성을 향상시키는 효과가 있다.
Claims (3)
- 박막트랜지스터를 로드 소자로 사용하는 특징으로 하는 SRAM 제조 방법에 있어서, 박막트랜지스터의 게이트 전극 및 노드 연결선을 패터닝하는 단계; 전체구조 상부에 박막트랜지스터의 게이트 산화막, 채널용 제1 전도막 및 상기 제1 전도막과 식각선택비를 갖는 식각정지층을 차례로 형성하는 단계; 노드 콘택 마스크를 사용하여 노드콘택 부위의 상기 식각정지층, 상기 제1 전도막 및 상기 게이트 산화막을 차례로 식각하여 상기 연결선 및 상기 제1 전도막의 소정 부위를 노출시키는 단계; 전체구조 상부에 제2 전도막을 형성하고 상기 식각정지층이 노출될 때까지 다시 전면 에치백하여 노출된 상기 제1 전도막과 상기 연결선을 접속하는 제2 전도막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 SRAM 제조 방법.
- 제1항에 있어서, 상기 제1 전도막 및 제2 전도막은 폴리실리콘막인 것을 특징으로 하는 SRAM 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 식각정지층은 질화막인 것을 특징으로 하는 SRAM 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950064408A KR100196504B1 (ko) | 1995-12-29 | 1995-12-29 | 스태틱 램 제조 방법 |
Applications Claiming Priority (1)
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| KR1019950064408A KR100196504B1 (ko) | 1995-12-29 | 1995-12-29 | 스태틱 램 제조 방법 |
Publications (2)
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|---|---|
| KR970054190A KR970054190A (ko) | 1997-07-31 |
| KR100196504B1 true KR100196504B1 (ko) | 1999-06-15 |
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Family Applications (1)
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| KR1019950064408A KR100196504B1 (ko) | 1995-12-29 | 1995-12-29 | 스태틱 램 제조 방법 |
Country Status (1)
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| KR (1) | KR100196504B1 (ko) |
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1995
- 1995-12-29 KR KR1019950064408A patent/KR100196504B1/ko not_active IP Right Cessation
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| KR970054190A (ko) | 1997-07-31 |
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