CN1278428C - 半导体器件及其制造方法 - Google Patents

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Abstract

公开一种半导体器件，包括：第一导电类型的半导体衬底；在半导体衬底表面上形成的沟道区域；在半导体衬底沟道区域的两边形成的第二导电类型的源和漏区；覆盖沟道区域的绝缘层；以及在绝缘层上形成的栅电极，绝缘层以如下方式包含杂质原子，即在平行于半导体衬底的表面上不均匀分布。

Description

半导体器件及其制造方法
相关申请
本发明基于并且要求在先日本专利申请No.2002-282441的优先权，其全部内容在此引用作为参考。
技术领域
本发明涉及一种半导体器件和这种半导体器件的制造方法。具体地说，本发明涉及一种MOS(金属-氧化物-半导体)半导体器件和这种半导体器件的制造方法，在这种半导体器件中，诸如栅极氧化层的电介质薄膜的可靠性得到了提高。
背景技术
最近，LSI(大规模集成电路)的性能和速度得到了提高，MOS晶体管的尺寸变小了。相应地，MOS晶体管栅极电介质薄膜地厚度也降低了。因此，就需要一种制造具有相同高稳定性的，均匀超薄硅电介质薄膜的技术。根据最近的报道，作为一种电介质击穿模式，首先软击穿(SBD)然后硬击穿(HBD)的器件要比一开始就达到硬击穿的器件具有更长的寿命(K.Okada et al.，Tech Dig.Symp.on VLST Technology，p.57(2000)；K.Okada et al.，“A Concept of Gate Oxide Lifetime Limitedby“B-mode”Stress Induced Leakage Currents in Direct TunnelingRegime”，Symposium on VLSI Technology Digest of Technical Paper，1999，pp.57-58)。然而，由于栅极电介质薄膜的电介质击穿是软击穿还是硬击穿是随机的，因此只让其发生软击穿是很困难的。经受软击穿的器件在低电压下使用时比在高电压下使用时明显具有更长的寿命(从器件经受软击穿到达到硬击穿的时间)。如图8所示，其中水平轴表示器件栅极上所加应力(stress)电压(-V)，垂直轴表示寿命(s)。即，THB表示器件从经受软击穿到达到硬击穿的时间段(寿命)。从图8可以理解，当电压低于3.2V时，曲线的斜率就会改变。这就意味着当电压低于3.2V时，寿命就会延长。
如上所述，栅极电介质薄膜的电介质击穿被认为是一旦发生软击穿，之后会出现硬击穿。然而，一般来说，技术上存在的问题是不可能控制从软击穿发生到硬击穿发生的时间。
发明内容
本发明是在考虑到上述情形下提出的。本发明的特征在于，虽然对栅极电介质薄膜的杂质注入不均匀就会使器件某些部分抗应力性能变弱，从而导致缺陷，但是可以将栅极电介质薄膜的电介质击穿保持在软击穿水平。本发明的目的在于提供一种具有能够延长栅极电介质薄膜硬击穿寿命的结构的半导体器件以及制造这种半导体器件的方法，这种半导体器件易于在低成本下生产且具有高稳定性。
本发明的实施例涉及一种半导体器件，包括：第一导电类型的半导体衬底；在半导体衬底表面上形成的沟道区域；在半导体衬底沟道区域的两边形成的第二导电类型的源和漏区；覆盖沟道区域的绝缘层；以及在绝缘层上形成的栅电极，绝缘层以如下方式包含杂质原子，即在平行于半导体衬底的表面上不均匀分布。
本发明的实施例还涉及一种制造MOS晶体管的方法，包括：在第一导电类型的半导体衬底上形成一层绝缘层，通过刻蚀所述绝缘层形成一层栅极氧化层；在绝缘层上形成一层导电层，通过刻蚀所述导电层形成一层栅电极；在导电层上形成一层斑点层，这层斑点层包括含有能够阻碍离子注入的电阻材料的细微斑点；使杂质离子通过含有电阻材料的斑点层不均匀地注入到导电层中；以及使导电层中的杂质离子扩散到绝缘层中。
本发明的实施例还涉及一种制造MOS晶体管的方法，包括：在第一导电类型的半导体衬底上形成一层绝缘层，通过刻蚀所述绝缘层形成一层栅极氧化层；在绝缘层上形成一层导电层，通过刻蚀所述导电层形成一层栅电极；进行数次杂质离子掺杂以使导电层的杂质浓度由于注入波动而变得不均匀；以及将导电层中的杂质离子扩散到绝缘层中。
本发明的实施例还涉及一种制造MOS晶体管的方法，包括：在第一导电类型的半导体衬底上形成一层绝缘层，通过刻蚀所述绝缘层形成一层栅极氧化层；在绝缘层上形成一层导电层，通过刻蚀所述导电层形成一层栅电极；通过刻蚀导电层在导电层表面上形成细微的突起和凹陷；在表面具有突起和凹陷的导电层上进行杂质离子注入；以及将导电层中的杂质离子扩散到绝缘层中。
附图说明
图1为一截面图，示出根据本发明第一实施例的MOS型晶体管结构。
图2(a)至2(f)为截面图，示出根据本发明第二实施例制造MOS型晶体管的方法步骤。
图3(a)至3(f)为截面图，示出根据本发明第三实施例制造MOS型晶体管的方法步骤。
图4(a)至4(f)为截面图，示出示根据本发明第四实施例制造MOS型晶体管的方法步骤。
图5表示随着氟剂量的变化，在发生电介质击穿之前，通过栅极氧化层的电子总量(Qbd)的累积不良率。
图6表示根据本发明制造的MOS电容的寿命分布。
图7表示根据本发明制造的MOS电容的初始软击穿发生频率。
图8表示如果MOS结构首先经受软击穿其硬击穿寿命被延长。
图9表示被层中最低氟浓度相除的层中最高氟浓度与软击穿初始发生频率的关系。
具体实施方式
在下文中，将参照附图描述本发明的实施例。
(第一实施例)
图1示出根据本发明第一实施例的MOS型半导体器件的横截面结构。该实施例的MOS型半导体器件包括，例如具有表面晶向(100)和特定电阻率4-6Ωcm的n型硅衬底1，以及在硅衬底1上形成的深度大约为0.6μm的器件隔离区2a和2b。在硅衬底1上通过热氧化形成一层厚度为例如2-8nm的栅极氧化层4a，在栅极氧化层4a上形成一层作为栅电极的多晶硅层5a，多晶硅层5a的厚度为200nm。栅电极包括例如3-5×1020cm-3的磷作为降低栅电极电阻的掺杂杂质。栅极绝缘层4a包括例如1×1019-1×1020cm-3的氟原子作为杂质，在平行于硅衬底1表面的横截面内，分布在栅极绝缘层中的氟原子的最高氟原子浓度等于或高于最低氟原子浓度的两倍。本发明者从经验中得出，正如图9所示，当最高氟原子浓度等于或高于最低氟原子浓度的两倍时，栅极电介质薄膜的电介质击穿保持在软击穿范围内。用作一对源和漏扩散层的杂质层10位于硅衬底1的栅电极的两边，在每一杂质层的上边为钛硅层13。在栅电极周围形成氮化硅栅极侧壁11。在整个器件上沉积一层氧化硅层14通过其形成接触孔15。通过接触孔15形成将栅电极与源和漏扩散层相连的铝电极16。
如上所述，根据该实施例，栅极氧化层包括例如1×1019-1×1020cm-3的氟原子作为杂质，在平行于硅衬底1表面的横截面内，分布在栅极氧化层中的氟原子，最高氟原子浓度等于或高于最低氟原子浓度的两倍。这使得栅极电介质薄膜的电介质击穿保持在软击穿模式，也使得栅极电介质薄膜的硬击穿寿命延长。
虽然该实施例的栅极氧化层含有1×1019-1×1020cm-3的氟原子作为杂质，但是掺杂材料不限定于氟，也可以是B，C，N，F，P，S，Cl，As，Se和Br原子中的任何一种。这也适用于以下将要描述的其他实施例。本发明者通过实验得知这些原子也可以被采用。
(第二实施例)
接下来，将参照图2(a)-2(f)和图7说明本发明的第二实施例。第二实施例为制造半导体器件的方法。图2(a)-2(f)表示其制造步骤。
首先，准备一个具有例如表面晶向(100)电阻率4-6Ωcm的n型硅衬底。用传统的潜槽隔离法(STI)在n型硅衬底的表面附近形成深度为大约0.6μm的器件隔离区2a和2b(图2(a))。
然后，在例如750℃的温度下，把工件放在含有氧气和氢气的混合气体中，以便形成例如厚度大约为3-8nm的氧化层4。在氧化层4上形成厚度为200nm的多晶硅层5，将其作为栅电极(图2(b))。
其后，将抗蚀剂8涂在整个表面，然后用抗蚀剂蚀刻法(resist etchback method)将其去除，即，将工件放在含有3kg过氧化氢和5kg硫酸的化学溶液中浸泡10分钟左右。这样，部分抗蚀剂就会残留在多晶硅层5的上表面，残留抗蚀剂的厚度为100nm。随后，将剂量为1×1014cm-2的氟离子6用例如10keV的加速电压注入到多晶硅层5中，使其含有氟原子(图2(c))。
然后，在例如1000℃的温度下，将工件放入氮气中10秒钟，以使得多晶硅层5中的氟原子扩散到氧化层4中。由于氟原子不是均匀注入到多晶硅层5中的，氟原子在平行于硅衬底1的表面的栅极氧化层4的表面中的浓度分布是不规则的，如图中虚线所示(图2(d))。在图2(c)所示的步骤中，氟离子掺杂可以进行数次，以使得其浓度分布由于离子掺杂期间的波动而变得不均匀。由于在图2(c)所示的步骤中抗蚀剂部分残留，当离子被注入到这种粗糙表面上时，注入原子的分布(profile)就会产生波动，这就导致在经过随后进行的热处理之后，注入到栅电极薄膜中的原子分布也会波动。因此，这些原子对薄膜性质的影响变得不规则。
图5示出了当氟剂量改变时，在电介质击穿发生之前通过栅极氧化层电子总数Qbd分布的变化。在图5中，横坐标表示总通过电子数Qbd，纵坐标表示累积失效ln(-ln(1-F))。从图5中可以看出，当氟剂量超过1×1015cm-2时，器件的寿命会突然缩短。即，在含有过量氟原子的区域，栅极氧化层的老化加速。已经验证当剂量为1×1015cm-2时栅极氧化层中氟原子浓度高于剂量为1×1014cm-2时氟原子浓度的两倍。在图5中，Tox表示栅极氧化层厚度，Jg表示电流密度。
下面将对图5进行更详细地描述。
基于研究发现，通过注入氟化硼(BF2)离子得到的p型多晶硅(p-Si)栅极晶体管晶片表面Qbd分布很不均匀，本发明者注意到F原子的波动有助于提高氧化层的可靠性。
为了使F原子掺入氧化层中，首先采用离子注入法将F离子注入到沉积在作为栅电极的栅极氧化层上的多晶硅层中，这层多晶硅层是，然后进行热处理使多晶硅中的F原子扩散到栅极氧化层中。这种技术简单，但是与现有LSI工艺是高度兼容的。在图5中，画出了无F原子掺杂的氧化层中和一定程度F原子掺杂的氧化层中Qbd与累积不良率ln(-ln(1-F))的关系(Weibull图)。正如图5所示，当F原子被掺入栅极氧化层中时，平均Qbd值不仅没有从无F原子掺杂的氧化层的值变化(退化)，而且分布中的最低部分(突出部分)消失了。另一方面，当掺入过量F原子时，总Qbd值变到了一个更小值。因而，可以认为F原子掺杂数有一个最优值。
这个实验事实表明栅极氧化层F原子掺杂作为一项提高器件可靠性的技术是很重要的。与此同时，这个实验事实也为分析掺入Si和O原子之外的第三种原子能够提高器件电子可靠性的原因提供了重要线索。
接下来，在MOS晶体管区域，利用抗蚀膜进行反应离子刻蚀，将多晶硅层5和氧化层4刻蚀形成栅电极5a和栅电介质薄膜4a。抗蚀膜去掉之后，在30keV的加速电压下将剂量为5×1014cm-2的BF2 离子掺入形成扩散层区域10。随后，用低压化学沉积法(LP-CVD)在栅极截面侧壁部分形成厚度为例如10nm的氮化硅侧壁电介质薄膜11(图2(e))。
然后，在例如750-950℃的温度下，将工件放在氮气中进行热处理1-100分钟以激活栅电极和源漏扩散层中的掺杂物。接下来，用化学沉积法(CVD)在整个表面上沉积一层厚度为例如300nm的硅氧化层14。此后，在硅氧化层14上用各相异性干法刻蚀形成接触孔15。然后，沉积一层含有例如硅和铜各0.5％，厚度为800nm的铝氧化层，刻上图形以制作铝电极16。最后，在450℃的温度下将工件放在含有10％氢气氮环境中处理15分钟(图2(f))。
根据本发明第二实施例，经过如上所述的工艺过程，一个p-沟道MOS晶体管就完成了。
图6和7分别显示了根据本发明的该实施例，在采用栅极电介质薄膜制造的MOS电容器中电子Qbd总数的Weibull图，以及这些MOS电容器的初始失效频率的关系。在图6和7中，Vg表示栅极电压，N表示样品编号，SBD(@初始)表示初始软击穿。即，图6显示了在栅极氧化层达到电介质击穿状态之前，通过栅极氧化层的电子总数Qbd的Weibull图。在这种情况下器件面积为0.1mm2。垂直轴对应于累积不合格率的数值，水平坐标轴代表Qbd。黑色方块代表传统器件的实验结果，在传统器件中，栅极电介质薄膜中的杂质原子浓度不是随机分布的，所有这些器件首先经受硬击穿。黑色圆圈代表根据本实施例方法得到的器件首先经受软击穿的测量结果，白色三角代表根据本实施例方法得到的器件首先经受硬击穿的测量结果。从图6可以清楚地看到，当使用本实施例的方法时，器件首先经受软击穿的概率增加了。图7显示当对具有1mm2这样较大面积的MOS电容器进行伏安特性测量时，器件首先经受软击穿的发生概率。对于根据本发明工艺过程得到的器件，(标为“损坏”)，大约80％的MOS电容器可以观察到软击穿。另一方面，对于根据传统工艺过程得到的器件(标为“参考”)，仅仅大约5％的MOS电容器可以观察到软击穿。因而，两者有明显的不同。从图6和7可以了解到，当采用本发明的栅极氧化层作为MOS电容器时软击穿变得非常平常。
(第三实施例)
接下来，将参照图3(a)-3(f)说明本发明的第三实施例。第三实施例为制造半导体器件的方法，图3(a)-3(f)表示制造半导体器件p-沟道MOS晶体管的步骤。
首先，准备一个具有例如表面晶向(100)、电阻率4-6Ωcm的n型硅衬底1。用传统的潜槽隔离法(STI)在n型硅衬底1的表面附近形成深度为大约0.6μm的器件隔离区2a和2b(图3(a))。
然后，在例如750℃的温度下，把工件放在含有氧气和氢气的混合气体中，以便形成例如厚度大约为3-8nm的氧化层4。在氧化层4上形成厚度为200nm的多晶硅层5，将其作为栅电极(图3(b))。
然后，通过例如化学干法刻蚀在多晶硅层5的上表面形成突起和凹陷。采用这种方法，在晶界处的快速刻蚀会对(111)表面的侧面产生影响，这就会导致波动。然后，采用10keV的加速电压对剂量为1×1014cm-2的氟离子6进行注入，进而将氟原子注入到多晶硅层5中(图3(c))。如果不采用如上所述的化学干法刻蚀，也可以采用湿法刻蚀。
然后，在例如1000℃的温度下，将工件放入氮气中10秒钟，以使得多晶硅层5中的氟原子扩散到氧化层4中。由于氟原子不是均匀注入到多晶硅层5中的，氟原子在平行于硅衬底1的表面的栅极氧化层4的表面中的浓度分布是不规则的，如图中虚线所示(图3(d))。
接下来，在MOS晶体管区域，利用抗蚀膜进行反应离子刻蚀，将晶体管中多晶硅层5刻蚀形成栅电极5a。将抗蚀膜去掉之后，在20keV的加速电压下将剂量为5×1014cm-2的BF2离子掺入形成扩散层区域10。随后，用低压化学沉积法(LP-CVD)在栅极截面侧壁部分形成厚度为例如10nm的氮化硅侧壁电介质薄膜11。然后，采用例如20keV的加速电压将剂量为3×1014cm-2的BF2离子6注入形成源和漏扩散层(图3(e))。
然后，在例如750-950℃的温度下，将工件放在氮气中进行热处理1-100分钟以激活栅电极和源漏扩散层中的掺杂物。接下来，用化学沉积法(CVD)在整个表面上沉积一层厚度为例如300nm的硅氧化层14。此后，在硅氧化层14上用各相异性干法刻蚀形成接触孔15。然后，沉积一层含有例如硅和铜各0.5％，厚度为800nm的铝氧化层，刻上图形以制作铝电极16。最后，在450℃的温度下将工件放在含有10％氢气的氮环境中处理15分钟(图3(f))。
这样，根据本发明的第三实施例，一个p-沟道MOS晶体管就完成了。
(第四实施例)
图4(a)到4(f)为截面图，显示了根据本发明的第四实施例制造p-沟道MOS晶体管的步骤。
首先，准备一个具有例如表面晶向(100)、电阻率4-6Ωcm的n型硅衬底1。用传统的潜槽隔离法(STI)在n型硅衬底1的表面附近形成深度为大约0.6μm的器件隔离区2a和2b(图4(a))。
然后，在例如750℃的温度下，把工件放在含有氧气和氢气的混合气体中，以便形成例如厚度大约为3-8nm的氧化层4。在氧化层4上形成厚度为200nm的多晶硅层5，将其作为栅电极(图4(b))。
然后，在硅衬底1的背面涂上抗蚀剂。随后，将工件放在1％氢氧化钾中浸泡例如一分钟，以便在多晶硅层5的上表面形成突起和凹陷。在去掉抗蚀剂之后，采用10keV的加速电压对剂量为1×1014cm-2的氟离子6进行注入，进而将氟原子注入到多晶硅层5中(图4(c))。
然后，在例如1000℃的温度下，将工件放入氮气中10秒钟，以使得多晶硅层5中的氟原子扩散到氧化层4中。由于氟原子不是均匀注入到多晶硅层5中的，氟原子在平行于硅衬底1的表面的栅极氧化层4的表面中的浓度分布是不规则的，如图中虚线所示(图4(d))。
接下来，在MOS晶体管区域，利用抗蚀膜进行反应离子刻蚀，将多晶硅层5和氧化层4刻蚀形成栅电极5a和栅极氧化层4a。去掉抗蚀膜之后，在20keV的加速电压下将剂量为5×1014cm-2的BF2离子掺入形成扩散层区域10。随后，用低压化学沉积法(LP-CVD)在栅极截面侧壁部分形成厚度为例如10nm的氮化硅侧壁电介质薄膜11(图4(e))。
然后，在例如750-950℃的温度下，将工件放在氮气中进行热处理1-100分钟以激活栅电极和源漏扩散层中的掺杂物。接下来，用化学沉积法(CVD)在整个表面上沉积一层厚度为例如300nm的硅氧化层14。此后，在硅氧化层14上用各相异性干法刻蚀形成接触孔15。然后，沉积一层含有例如硅和铜各0.5％，厚度为800nm的铝氧化层，刻上图形以制作铝电极16。最后，在450℃的温度下将工件放在含有10％氢气的氮环境中处理15分钟(图4(f))。
这样，根据本发明的第四实施例，一个p-沟道MOS晶体管就完成了。
虽然本发明的实施例中采用热氧化硅层作为栅极电介质薄膜，但是采用其他材料也可以。采用含氮氧化层，氮化物层，或者任何其他高-K材料层都是可以的。进一步说，采用微波或者激光器激发氧而形成的氧化层与热氧化层具有相同的效果。并且，本发明可以应用在击穿现象导致波动的器件。只要对本发明的修改不超过本发明的范围都是可以的。
如上所述，根据本发明，可以防止栅极电介质薄膜的电介质击穿发生软击穿的顺序，因而延长了栅极电介质薄膜硬击穿寿命。也可以采用更简单的方法制作含有这种栅极电介质薄膜和高可靠性的MOS晶体管。
对于本领域的熟练技术人员，其他优点和改进是显而易见的。因此，在更广泛的范围内，本发明并不限于在此所描述和显示的具体细节和代表性的实施例。因此，任何修改只要不偏离附属权利要求所限定的原始发明性概念的范围都是可以的。

Claims (13)

1.一种半导体器件，包括：
第一导电类型的半导体衬底；
在半导体衬底表面上形成的沟道区域；
在半导体衬底沟道区域的两边形成的第二导电类型的源和漏区；
覆盖沟道区域的绝缘层；以及
在绝缘层上形成的栅电极，
其特征在于：绝缘层以如下方式包含杂质原子，即在平行于半导体衬底的表面上不均匀分布，并且所述绝缘层中的杂质原子的分布为所述绝缘层中的杂质原子的最高杂质浓度大于等于最低杂质浓度的两倍，以便使所述绝缘层的绝缘破坏停留在软击穿范围内。
2.如权利要求1所述的半导体器件，其中杂质原子从B，C，N，F，P，S，Cl，As，Se和Br构成的组中选择。
3.如权利要求1所述的半导体器件，其中杂质原子的最高浓度范围为1×1019cm-3～1×1020cm-3。
4.一种制造MOS晶体管的方法，包括：
在第一导电类型的半导体衬底上形成一层绝缘层，通过刻蚀所述绝缘层形成一层栅极氧化层；
在绝缘层上形成一层导电层，通过刻蚀所述导电层形成一层栅电极；
在导电层上形成一层斑点层，这层斑点层包括含有能够阻碍离子注入的电阻材料的细微斑点；
使杂质离子通过含有电阻材料的斑点层不均匀地注入到导电层中；
使导电层中的杂质离子扩散到绝缘层中。
5.如权利要求4所述的制造MOS晶体管的方法，其中杂质原子从B，C，N，F，P，S，Cl，As，Se和Br构成的组中选择。
6.如权利要求4所述的制造MOS晶体管的方法，其中电阻材料为抗蚀剂。
7.如权利要求5所述的制造MOS晶体管的的方法，其中通过将抗蚀剂涂在导电层上，利用回刻蚀法使抗蚀剂留在导电层上形成斑点而形成斑点层。
8.一种制造MOS晶体管的方法，包括：
在第一导电类型的半导体衬底上形成一层绝缘层，通过刻蚀所述绝缘层形成一层栅极氧化层；
在绝缘层上形成一层导电层，通过刻蚀所述导电层形成一层栅电极；
进行数次杂质离子掺杂以使导电层的杂质浓度由于注入波动而变得不均匀；以及
将导电层中的杂质离子扩散到绝缘层中。
9.一种制造MOS晶体管的方法，包括：
在第一导电类型的半导体衬底上形成一层绝缘层，通过刻蚀所述绝缘层形成一层栅极氧化层；
在绝缘层上形成一层导电层，通过刻蚀所述导电层形成一层栅电极；
通过刻蚀导电层在导电层表面上形成细微的突起和凹陷；
在表面具有突起和凹陷的导电层上进行杂质离子注入；以及
将导电层中的杂质离子扩散到绝缘层中。
10.如权利要求9所述的制造MOS晶体管的方法，其中刻蚀为化学干法刻蚀。
11.如权利要求9所述的制造MOS晶体管的方法，其中刻蚀为湿法刻蚀。
12.如权利要求10所述的制造MOS晶体管的方法，其中掺杂离子从B，C，N，F，P，S，Cl，As，Se和Br构成的组中选择。
13.如权利要求11所述的制造MOS晶体管的方法，其中掺杂离子从B，C，N，F，P，S，Cl，As，Se和Br构成的组中选择。
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