CN100399544C - 栅氧化膜的制造方法 - Google Patents

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Abstract

本发明涉及一种栅氧化膜的制造方法，在衬底上形成场绝缘膜(12)之后，形成牺牲或栅氧化膜作为氧化膜(14a和14b)。在元件口(12a)中，利用抗蚀剂层(16)作掩模，经由氧化膜(14a)，通过氩(或氟)离子的一个或多个注入工艺形成离子注入层(18)。当使用氧化膜(14a和14b)作牺牲氧化膜时，在除去抗蚀剂膜(16)及氧化膜(14a和14b)之后，在元件口(12a和12b)中形成栅氧化膜。当使用氧化膜(14a和14b)作为栅氧化膜时，通过蚀刻一次减薄氧化膜，并且在除去抗蚀剂层(16)之后使其加厚。由于形成离子注入层(18)，使得栅氧化膜(14a)比栅氧化膜(14b)厚。

Description

栅氧化膜的制造方法
技术领域
本发明涉及适于在制造MOS型IC等时使用的栅氧化膜的制造方法，且更具体地涉及在一个热氧化工艺中形成的具有彼此不同厚度的多个栅氧化膜的制造方法。
背景技术
常规公知的，当制造MOS型IC等时，在半导体衬底上形成具有彼此不同厚度的多个MOS型晶体管。除涉及的这种技术之外，还提出了在一个热氧化工艺中形成具有彼此不同厚度的多个栅氧化膜的各种类型的方法。图16至图18示出了栅氧化膜形成方法的一个实例。日本特开专利2000-195968的全部内容并入这里，作为栅氧化膜形成方法的细节参考。
在图16示出的工艺中，通过选择性氧化工艺在硅衬底1的一个主表面上形成由硅氧化膜制成的场绝缘膜2。其后，通过热氧化工艺分别在绝缘膜2的元件口(element hole)2a和2b内的表面上形成由硅氧化膜制成的牺牲氧化膜3a和3b。氧化膜3a和3b的厚度都约为15nm。
接下来，在衬底表面上，通过光刻工艺形成具有对应元件口2a的孔4a的抗蚀剂层4。用抗蚀剂层4作掩模并经由氧化膜3a通过注入氩(Ar)离子，在元件口2a的表面上形成离子注入层5。此时的加速电压约为15keV。在离子注入层5中，因为通过离子注入破坏了硅的结晶性，所以硅的氧化速度将增加。
在图17示出的工艺中，在通过化学处理等除去抗蚀剂层4之后，通过氟化氢处理来除去氧化膜3a和3b。当氧化膜3a和3b的厚度为15nm时，在除去30nm厚度氧化膜的条件下进行氟化氢处理。因此，绝缘膜2也变得略薄些。其后，对硅衬底1的表面进行具有蚀刻效应的清洗工艺如RCA清洗作为热工艺的先行工艺。
在图18示出的工艺中，通过热工艺在元件口2a和2b内的表面上形成由硅氧化膜形成的氧化膜6a和6b。通过在制作50nm厚度栅氧化膜的条件下进行热工艺，可以获得80-100nm厚度的硅氧化膜作为栅氧化膜6a，因为在元件口2a内的硅表面附近通过离子注入层5使得硅的氧化速度加速。然后，通过标准的硅栅工艺等在元件口2a和2b内形成分别具有氧化膜6a和6b作为栅绝缘膜的第一和第二MOS型晶体管。
根据上述的现有技术，通过一个热氧化工艺形成具有不同厚度的栅氧化膜6a和6b增加了生产率，且因为在形成和除去抗蚀剂层4时由牺牲氧化膜3a和3b覆盖了硅的表面，所以通过避免污染硅表面可以获得高的可靠性。
然而，在低的加速电压如约15keV下经由牺牲氧化膜3a进行Ar离子的注入，且因此，因为注入离子的范围约为17.1nm，所以在硅表面附近的浅区域中形成离子注入层5。因此，在图17示出的工艺中，当在除去牺牲氧化膜3a和3b之后，进行具有蚀刻效应的清洗工艺如RCA清洗作为热氧化工艺的先行工艺，通过蚀刻除去了具有最高离子密度的离子注入层5的表面部分。当其后进行图18中的热工艺时，通过向外扩散(out-diffusions)进一步降低了离子注入层5中的离子密度。因此，元件口2a中的氧化效率将降低，且相比氧化膜6b，使得获得具有足够厚度的氧化膜6a困难。
发明内容
本发明的目的之一在于提供一种栅氧化膜的制造方法，其当通过一个热氧化工艺形成具有不同厚度的多个栅氧化膜时能够有效地进行厚的栅氧化。
根据本发明的一个方面，提供了一种栅氧化膜的制造方法，包括如下步骤：(a)制备半导体衬底；(b)在半导体衬底的一个主表面上形成具有第一和第二元件口的场绝缘膜；(c)通过第一热氧化工艺在第一和第二元件口内的半导体表面上分别形成第一和第二牺牲氧化膜；(d)在场绝缘膜上形成抗蚀剂层，该抗蚀剂层暴露出第一元件口且覆盖第二元件口；(e)在20至50keV的加速电压和1×1014至2×1016ions/cm2的剂量的条件下，用抗蚀剂层作掩模，通过将氩离子经由第一牺牲氧化膜注入到第一元件口内的半导体部分中形成离子注入层；(f)在形成离子注入层之后除去抗蚀剂层；(g)在除去抗蚀剂层之后除去第一和第二牺牲氧化膜；以及(h)在除去第一和第二牺牲氧化膜之后，通过第二热工艺在第一和第二元件口中的半导体表面上分别形成第一和第二栅氧化膜，其中由于基于离子注入层的加速氧化，第一栅氧化膜形成得比第二栅氧化膜厚。
根据本发明，在离子注入步骤(e)，在20-50keV的加速电压下、以1×1014至2×1016ions/cm2的剂量注入氩离子；因此，自硅衬底的表面相对深的区域形成离子注入层。由此，当进行具有蚀刻效应的清洗作为第二热工艺的先行工艺时，因为自硅衬底的表面相对深的区域形成具有最高杂质密度的部分，所以通过蚀刻效应将不会除去离子注入层。其后，当进行第二热氧化工艺时，注入的离子轻微地扩散到半导体表面附近的外方向上；然而，在自硅表面的相对深的区域中的离子难以扩散，且总体上离子密度降低是很少的。因此，改善了第一元件口中的氧化效率，且通过短时间的处理第一栅氧化膜可以比第二栅氧化膜厚很多。
近来，代替氢使用氩用于制造具有剥蚀区(DZ)的晶片。因为以栅氧化膜的上述制造方法、自半导体表面相对深的区域中形成氩离子注入层之后，进行第二热氧化工艺，由于向外扩散使得引起缺陷的氧的密度在衬底(晶片)的表面中降低，且在衬底的内区域中生长了捕获有害的重金属等的微缺陷；因此，衬底表面将转换成DZ。因此，用第一栅氧化膜作栅绝缘膜，在衬底表面上的DZ中可以形成高质量的MOS型晶体管。
根据本发明的另一方面，提供了一种栅氧化膜的制造方法，包括如下步骤：(a)制备半导体衬底；(b)在半导体衬底的一个主表面上形成具有第一和第二元件口的场绝缘膜；(c)通过第一热氧化工艺在第一和第二元件口内的半导体表面上分别形成第一和第二牺牲氧化膜；(d)在场绝缘膜上形成抗蚀剂层，该抗蚀剂层暴露出第一元件口且覆盖第二元件口；(e)在15至25keV的加速电压和6×1014至1×1015ions/cm2的剂量的条件下，用抗蚀剂层作掩模，通过将氟离子经由第一牺牲氧化膜注入到第一元件口内的半导体部分中形成离子注入层；(f)在形成离子注入层之后除去抗蚀剂层；(g)在除去抗蚀剂层之后除去第一和第二牺牲氧化膜；以及(h)在除去第一和第二牺牲氧化膜之后，通过第二热工艺在第一和第二元件口中的半导体表面上分别形成第一和第二栅氧化膜，其中由于基于离子注入层的加速氧化，使第一栅氧化膜形成得比第二栅氧化膜厚。
根据本发明，在离子注入步骤(e)，在15-25keV的加速电压下、以6×1014至1×1015ions/cm2的剂量注入氟离子；因此，自硅衬底的表面相对深的区域形成离子注入层。因此，改善了第一元件口中的氧化效率，且通过短时间的处理第一栅氧化膜可以比第二栅氧化膜厚很多。
而且，已报道，除了增加氧化速度之外，氟化物还可以改善氧化膜的质量。在上述的栅氧化膜的制造方法中，在第二热氧化工艺期间氟化物被带入第一栅氧化膜中；因此，将改善第一栅氧化膜的热载流子容限和绝缘电阻容量。
而且，已报道，氟化物可以抑制在硅中导电类型限定杂质如硼、磷等的扩散。在源区和漏区的栅极的最深区域中出现了引起MOS型晶体管的性质的最严重的短沟道效应。在上述的栅氧化膜的制造方法中，在相对深的区域中形成了氟离子注入层；因此，在形成源区和漏区之后，因为在各种热工艺中源区和漏区中的杂质如硼、磷等扩散，所以可以使MOS型晶体管的性质稳定。
根据本发明的再一方面，提供了一种栅氧化膜的制造方法，包括如下步骤：(a)制备半导体衬底；(b)在半导体衬底的一个主表面上形成具有第一和第二元件口的场绝缘膜；(c)通过第一热氧化工艺在第一和第二元件口内的半导体表面上分别形成第一和第二栅氧化膜；(d)在场绝缘膜上形成抗蚀剂层，该抗蚀剂层暴露出第一元件口且覆盖第二元件口；(e)用抗蚀剂层作掩模，通过将增加氧化速度但不限定导电类型的杂质离子经由第一栅氧化膜注入到第一元件口内的半导体部分，来形成离子注入层；(f)在形成离子注入层之后除去抗蚀剂层；(g)在除去抗蚀剂层之后，通过蚀刻工艺减薄第一和第二栅氧化膜；以及(h)在减薄第一和第二栅氧化膜之后，通过第二热工艺加厚第一和第二栅氧化膜，其中由于基于离子注入层的加速氧化，使第一栅氧化膜变得比第二栅氧化膜更厚。
在通过将增加氧化速度但不限定导电类型的杂质如氩或氟化物等经由第一栅氧化膜注入到第一元件口内的半导体部分以形成离子注入层之后，通过蚀刻工艺减薄第一和第二栅氧化膜。其后，在第二热氧化工艺中，由于基于离子注入层的加速氧化，使第一栅氧化膜变得比第二栅氧化膜更厚。在第一栅氧化膜覆盖离子注入层的条件下进行第二热氧化工艺；因此，第一栅氧化膜抑制了注入离子的向外扩散，且改善了第一元件口内的氧化效率。因此，在短的时间内，第一栅氧化膜的厚度可以比第二栅氧化膜的厚。
而且，离子注入步骤(e)可以在20至50keV的加速电压和1×1014至2×1016ions/cm2的剂量的条件下注入氩离子作为杂质离子。在该情况下，可以在衬底表面上形成DZ。
此外，离子注入步骤(e)可以在15至25keV的加速电压和6×1014至1×1015ions/cm2的剂量的条件下注入氟离子作为杂质离子。在该情况下，可以使晶体管的性质稳定，且将改善第一栅氧化膜的热载流子容限和耐绝缘的能力。
根据本发明的又一方面，提供了一种栅氧化膜的制造方法，包括如下步骤：(a)制备半导体衬底；(b)在半导体衬底的一个主表面上形成具有第一和第二元件口的场绝缘膜；(c)通过第一热氧化工艺在第一和第二元件口内的半导体表面上分别形成第一和第二牺牲氧化膜；(d)在场绝缘膜上形成抗蚀剂层，该抗蚀剂层暴露出第一元件口且覆盖第二元件口；(e)通过多个离子注入形成多个离子注入层，在彼此不同的加速电压下，用抗蚀剂层作掩模，每个注入都将增加氧化速度但不限定导电类型的杂质离子经由第一牺牲氧化膜注入到第一元件口内的半导体部分；(f)在形成离子注入层之后除去抗蚀剂层；(g)在除去抗蚀剂层之后，除去第一和第二牺牲氧化膜；以及(h)在除去第一和第二牺牲氧化膜之后，通过第二热工艺在第一和第二元件口中的半导体表面上分别形成第一和第二栅氧化膜，其中由于基于离子注入层的加速氧化，使第一栅氧化膜形成得比第二栅氧化膜更厚。
而且，离子注入步骤(e)通过两步注入氩离子作为杂质离子，其中在50至100keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第一步，且在10至40keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第二步。此外，离子注入步骤(e)通过两步注入氟离子作为杂质离子，其中在30至60keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第一步，且在10至25keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第二步。
用抗蚀剂层作掩模，通过将增加氧化速度但不限定导电类型的杂质离子如氩或氟离子经由第一牺牲氧化膜注入到第一元件口内的半导体部分，在不同的深度形成了多个离子注入层；因此，通过离子注入层使注入离子密度分布在深度方向上是均匀的。因此，与一步注入相比，进一步改善了氧化效率，且可以在更短的时间内形成厚的第一栅氧化膜。而且，被带入第一栅氧化膜中的杂质(氩或氟化物)的量将不变，且将使第一栅氧化膜的膜质量稳定。
根据本发明的又一方面，提供了一种栅氧化膜的制造方法，包括如下步骤：(a)制备半导体衬底；(b)在半导体衬底的一个主表面上形成具有第一和第二元件口的场绝缘膜；(c)通过第一热氧化工艺在第一和第二元件口内的半导体表面上分别形成第一和第二栅氧化膜；(d)在场绝缘膜上形成抗蚀剂层，该抗蚀剂层暴露出第一元件口且覆盖第二元件口；(e)通过多个离子注入形成多个离子注入层，在彼此不同的加速电压下，用抗蚀剂层作掩模，每个注入都将增加氧化速度但不限定导电类型的杂质离子经由第一栅氧化膜注入到第一元件口内的半导体部分；(f)在形成离子注入层之后除去抗蚀剂层；(g)在除去抗蚀剂层之后，通过蚀刻工艺减薄第一和第二栅氧化膜；以及(h)在减薄第一和第二栅氧化膜之后，通过第二热工艺加厚第一和第二栅氧化膜，其中由于基于离子注入层的加速氧化，使第一栅氧化膜形成得比第二栅氧化膜更厚。
而且，离子注入步骤(e)通过两步注入氩离子作为杂质离子，其中在50至100keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第一步，且在10至40keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第二步。此外，离子注入步骤(e)通过两步注入氟离子作为杂质离子，其中在30至60keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第一步，且在10至25keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第二步。
用抗蚀剂层作掩模，通过将增加氧化速度但不限定导电类型的杂质离子如氩或氟离子经由第一栅氧化膜注入到第一元件口内的半导体部分，在不同的深度形成了多个离子注入层；因此，通过离子注入层使注入的离子密度分布在深度方向上均匀。因此，与一步注入相比，进一步改善了氧化效率，且可以在更短的时间内形成厚的第一栅氧化膜。而且，被带入第一栅氧化膜中的杂质(氩或氟化物)的量将不变，且将使第一栅氧化膜的膜质量稳定。
根据本发明，因为在热氧化工艺之前，通过在半导体衬底的表面的深区域中形成氩或氟化氢的离子注入层，通过用栅氧化膜覆盖离子注入层进行热氧化工艺或通过多个离子注入而形成具有不同深度的多个离子注入层，改善了氧化效率，所以通过短时间的处理，第一栅氧化膜相比第二栅氧化膜可以形成足够的厚度。
附图说明
图1是示出在根据本发明第一实施例的MOS型IC的制造方法中形成牺牲氧化膜工艺的剖面图。
图2是示出在图1中所示工艺之后的抗蚀剂层形成工艺和离子注入工艺的剖面图。
图3是示出在图2中所示工艺之后的抗蚀剂层除去工艺的剖面图。
图4是示出在图3中所示工艺之后的牺牲膜除去工艺的剖面图。
图5是示出在图4中所示工艺之后的氧化工艺的剖面图。
图6是示出在图5中所示工艺之后的MOS型晶体管形成工艺的剖面图。
图7是示出氩离子的剂量与氧化膜厚度增加之间的关系图。
图8是示出在两步注入的情况下氩离子的剂量与氧化膜厚度的增加之间的关系图。
图9是示出通过在图2中所示用两步注入工艺形成的离子注入层形成的剖面图。
图10是示出在根据本发明第二实施例的MOS型IC的制造方法中形成牺牲氧化膜工艺的剖面图。
图11是示出图10中所示工艺之后的氧化工艺的剖面图。
图12是示出图11中所示工艺之后的抗蚀剂层形成工艺和离子注入工艺的剖面图。
图13是示出图12中所示工艺之后的抗蚀剂层除去工艺的剖面图。
图14是示出图13中所示工艺之后的氧化膜清洗工艺的剖面图。
图15是示出图14中所示工艺之后的氧化工艺的剖面图。
图16是示出在根据现有技术的栅氧化膜制造方法中的离子注入工艺的剖面图。
图17是示出图16中所示工艺之后的抗蚀剂层除去工艺和牺牲氧化膜除去工艺的剖面图。
图18是示出图17中所示工艺之后的氧化工艺的剖面图。
具体实施方式
图1是示出在根据本发明第一实施例的MOS型IC的制造方法中形成牺牲氧化膜工艺的剖面图。
在例如由p型硅制成的半导体衬底10的一个主表面上，通过公知的选择蚀刻工艺形成由具有元件口12a和12b的由硅氧化膜制成的场绝缘膜12。还可以通过选择蚀刻在衬底表面上形成凹面部分和其后利用化学气相淀积(CVD)等形成绝缘膜来填充凹面部分，从而形成场绝缘膜12。
接下来，在元件口12a和12b的表面上，通过热氧化工艺形成由硅氧化膜制成的牺牲氧化膜14a和14b。例如，在干O2(或干空气)气氛下、在950摄氏度进行热氧化，以制造40nm厚的牺牲氧化膜14a和14b。在形成栅氧化膜之前，形成牺牲氧化膜14a和14b，用于通过除去粘性杂质来清洗元件口12a和12b的表面；因此，在形成栅氧化膜之前除去牺牲氧化膜14a和14b，如以后参考图4描述的。
图2是示出在图1中所示工艺之后的抗蚀剂层形成工艺和离子注入工艺的剖面图。
在场绝缘膜12上，通过公知的光刻工艺形成具有孔16a的抗蚀剂层16，孔16a暴露出元件口12a。形成抗蚀剂层16来覆盖元件口12b中的牺牲氧化膜14b。
接下来，用抗蚀剂层16作掩模进行选择性离子注入工艺，以通过经由抗蚀剂层16的孔16a和牺牲氧化膜14a、将氩离子Ar+注入到元件口12a内的半导体部分中来形成离子注入层18。例如，在40keV的加速电压、1.5×1016ions/cm2剂量的条件下进行离子注入。当在40keV的加速电压下将氩离子注入到硅衬底时的射程是31.0nm。可在50keV的加速电压下注入氩离子，且该条件下的射程将为49.8nm。形成离子注入层18，以增加元件口12a内的半导体部分的氧化速度。
图3是示出在图2中所示工艺之后的抗蚀剂层除去工艺的剖面图。
通过化学处理除去抗蚀剂层16以暴露出场绝缘膜12和牺牲氧化膜14a和14b。化学处理可以是利用硫酸和过氧化氢(双氧水)的工艺。
图4是示出在图3中所示工艺之后的牺牲膜除去工艺的剖面图。
通过稀释(rare)的氢氟酸处理除去牺牲氧化膜14a和14b，来暴露出元件口12a和12b内的半导体表面。可以利用10∶1HF进行70秒的稀释的氢氟酸处理。其后，通过具有蚀刻效应的清洗工艺如RCA清洗等来清洗元件口12a和12b内的半导体表面。而且，通过稀释的氢氟酸处理和清洗工艺轻微地蚀刻场绝缘膜12。
图5是示出在图4中所示工艺之后的氧化工艺的剖面图。
通过热氧化工艺在元件口12a和12b内的半导体表面上分别形成由硅氧化膜制成的栅氧化膜20a和20b。在干O2气氛中、在950摄氏度下进行热氧化工艺。
如图4所示，已在元件口12a内的半导体表面上形成了离子注入层18；因此，元件口12a内硅的氧化速度比元件口12b内的快。因此，仅通过一个热氧化工艺，在元件口12a内形成了厚的栅氧化膜20a，且同时在元件口12b内形成了薄的栅氧化膜20b。例如，当在如上所述的40keV的加速电压、1.5×1016ions/cm2剂量的条件下形成离子注入层18时，栅氧化膜20a的厚度将为50nm，且栅氧化膜20b的厚度将为25nm。
图6是示出在图5中所示工艺之后的MOS型晶体管形成工艺的剖面图。
在元件口12a内形成n沟道MOS型晶体管T1，并在元件口12b内形成n沟道MOS型晶体管T2。通过分别利用栅氧化膜20a和20b作栅绝缘膜形成晶体管T1和T2。虽然图6中示出了具有轻掺杂漏极(LDD)结构的晶体管T1和T2的形成，但可以形成具有其它结构的晶体管。
在衬底上形成导电材料层之后，通过用光刻或干蚀刻工艺构图已形成的导电材料层，来形成由剩余的导电材料制成的栅电极层22a和22b。例如，导电材料是导电多晶硅的单层或导电多晶硅和高熔点金属如Ti、W、Mo等的叠层或上述金属的硅化物的叠层。
接下来，利用场绝缘膜12、栅氧化膜20a和栅电极层22a的叠层、以及栅氧化膜20b和栅电极层22b作掩模，通过n型杂质如磷等的离子注入形成具有较低杂质密度的源区24和28和漏区26和30。
接下来，通过CVD在硅衬底的上方淀积覆盖栅电极层22a和22b的硅氧化膜。通过回蚀刻淀积的硅氧化膜，在栅电极层22a的一侧和另一侧上形成了由氧化硅剩余物制成的侧壁32和34，且同时在栅电极层22b的一侧和另一侧上形成了由氧化硅剩余物制成的侧壁36和38。此时蚀刻工艺除去栅氧化膜20a和20b，以暴露出源区和漏区。
接下来，利用场绝缘膜12、包括栅氧化膜20a、栅电极层22a、侧壁32和34的栅极部分、以及包括栅氧化膜20b、栅电极层22b及侧壁36和38的栅极部分作掩模，通过n型杂质的离子注入形成具有较高杂质密度的源区40和44以及漏区42和46。其后，根据IC的标准构造法，将形成层间绝缘膜、形成到层间绝缘膜的连接孔、到每个连接孔的布线等。
通过使衬底、源极和漏极的导电型反型，晶体管T1和T2可以形成为P沟道MOS晶体管。而且，可以在以图1所示的工艺形成场绝缘膜12之前形成p型阱区11a和n型阱区11b，且可以在阱区11a和11b中分别形成n沟道晶体管T1和p沟道晶体管T2。在该情况下，阱区11a和11b可以是n型和p型，且晶体管T1和T2可以是p型和n型。
虽然图6所示的晶体管T1和T2中每一个的栅绝缘膜20a和20b用单层的栅氧化膜形成，但它们可以由叠层制成。例如，可以使用栅氧化膜20a(或20b)以及氮化硅膜、氮氧化硅膜、氧化钽膜和高介质常数膜中至少一种的叠层或其中经由氮化硅膜或氮氧化硅膜在栅氧化膜20a(或20b)的上方叠置CVD硅氧化膜的多层结构。
本发明的发明人已对氩离子注入对硅氧化的影响进行了实验。在该实验中，制备了每个由p型硅衬底制成的晶片No.1至No.10，且如下面的表1所示，在40keV的加速电压下以不同剂量向No.2至No.10晶片注入氩离子Ar+，然后对No.1至No.10晶片进行热工艺。其后，测量了每个晶片的氧化膜的厚度，且测量了对于每个晶片No.2至No.10相比No.1晶片的厚度的增加值。表1示出了对于每个晶片No.1至No.10，Ar+的剂量、氧化膜的厚度和厚度的增加值。
表1：
  晶片号No.   Ar<sup>+</sup>的剂量[ions/cm<sup>2</sup>]   膜厚度的增加[nm]   氧化膜厚度[nm]
  1   0   0   15.1
  2   1.00×10<sup>13</sup>   0.22   15.36
  3   1.00×10<sup>14</sup>   0.33   15.63
  4   7.00×10<sup>14</sup>   1.5   16.51
  5   1.00×10<sup>15</sup>   2.58   17.72
  6   4.00×10<sup>15</sup>   6.1   21.2
  7   8.00×10<sup>15</sup>   12.5   27.6
  8   1.00×10<sup>16</sup>   15.6   30.7
  9   1.20×10<sup>16</sup>   19.8   34.9
  10   2.00×10<sup>16</sup>   29.5   44.68
图7是示出根据表1中所示数据的氩离子的剂量与氧化膜厚度增加之间的关系图。在氩离子Ar+的剂量从1×1014至2×1016ions/cm2的范围R中，可以得知氧化膜厚度增加。
可在20-50keV的加速电压和1×1014至2×1016ions/cm2剂量的条件(优选地，加速电压为20-45keV，剂量为6×1014至1×1015ions/cm2)下进行图2所示的离子注入工艺。而且，代替氩离子，可在15-25keV的加速电压下、用剂量6×1014至1×1015ions/cm2注入氟离子，且其后可进行如图3至图6中所示的相似工艺。如果注入氩离子和氟离子的加速电压分别设置得不高于20keV和15keV，则由于向外扩散注入离子的密度将降低，且其难以获得足够的氧化速度。此外，如果注入氩离子和氟离子的加速电压分别设置得高于50keV和25keV，则离子注入深度将更深，且其由于衬底中的结晶缺陷增加而导致漏电压增加。
本发明的发明人已对硅的氧化进行了实验，用于将通过一步进行离子注入的情况与通过两步进行离子注入的情况作比较。在该比较实验中，将由p型硅衬底制成的No.0晶片定义为标准晶片，且没有对No.0进行离子注入。在40keV的加速电压和下面表2中的所示剂量下，对每个都由p型硅衬底制成的No.11至Mo.14晶片进行一步离子注入。
表2：
  晶片号No.   Ar<sup>+</sup>剂量[ions/cm<sup>2</sup>]
  11   1×10<sup>14</sup>
  12   1×10<sup>15</sup>
  13   4×10<sup>15</sup>
  14   8×10<sup>15</sup>
另一方面，以下面的表3中所示的剂量对每个由p型硅衬底制成的No.21至No.24进行两步离子注入，在60keV的加速电压下进行用于较深注入的第一步，且在20keV下进行用于较浅注入的第二步。
表3：
  晶片号No.   Ar<sup>+</sup>剂量[ions/cm<sup>2</sup>]在第一步   Ar<sup>+</sup>剂量[ions/cm<sup>2</sup>]在第二步
  21   5×10<sup>13</sup>   5×10<sup>13</sup>
  22   5×10<sup>14</sup>   5×10<sup>14</sup>
  23   2×10<sup>15</sup>   2×10<sup>15</sup>
  24   4×10<sup>15</sup>   4×10<sup>15</sup>
在第一步和第二步用于表3中所示的每个晶片No.21至No.24的总剂量分别等于表2中所示的每个晶片No.11至No.14的剂量。换句话说，将在一步的注入中的注入剂量分成在两步的注入中注入不同深度的两个部分。
接下来，在相同的氧化条件下对晶片No.0、No.11至No.14和No.21至No.24进行热氧化工艺。其后，测量了每个晶片No.11至No.14和No.21至No.24的氧化膜的厚度，并测量了对于每个晶片No.2至No.10相比No.0晶片厚度(15.1nm)的厚度增加值(差)。下面的表4示出了对于每个晶片No.11至No.14和No.21至No.24的Ar+剂量和氧化膜厚度的增加。关于晶片No.21至No.24，示出了在第一和第二步的总剂量。
表4：
  Ar<sup>+</sup>剂量[ions/cm<sup>2</sup>]   晶片号No.   一步注入的膜厚度的增加[nm]   晶片号No.   两步注入的膜厚度的增加[nm]
  1.00×10<sup>14</sup>   11   0.33   21   0.54
  1.00×10<sup>15</sup>   12   2.58   22   2.83
  4.00×10<sup>15</sup>   13   6.1   23   9.5
  8.00×10<sup>15</sup>   14   12.5   24   14.5
图8是示出在基于表4所示数据的两步注入的情况下氩离子的剂量与氧化膜厚度的增加之间的关系图。在图表中，线S1表示一步注入的数据，线S2表示两步注入的数据。如图8所示，两步注入的氧化速度比一步注入的快，因为两步的注入的膜厚度增加比一步注入的高。考虑到两步注入具有较快氧化速度的原因是，在深度方向上两步注入的注入离子的密度分布相比一步注入的高斯分布是均匀的。
图9是示出通过表3和4和图8所示的代替应用一步注入的两步注入、采用图2所示工艺形成的离子注入层形成的剖面图。相同的附图标记表示如图2中的相同部件，且将省略它们的详细说明。
例如，在图9所示的离子注入工艺中，第一步通过在60keV的加速电压下、以2×1015ions/cm2的剂量将氩离子Ar+注入到元件口12a内的半导体部分上来形成较深的离子注入层18a，且第二步通过在20keV的加速电压下、以2×1015ions/cm2的剂量将氩离子Ar+注入到元件口12a内的半导体部分上来形成较浅的离子注入层18b。在该情况下第一步离子注入工艺可以在50-100keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下(优选地加速电压为60-80keV，剂量为5×1014至4×1015ions/cm2)进行，第二步可以在10-40keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下(优选地加速电压为20-30keV，剂量为5×1014至4×1015ions/cm2)进行。离子注入工艺之后，进行如图3至图6所示的工艺。
而且，代替氩离子，在第一和第二步可以注入氟离子F+，以代替注入氩离子形成离子注入层18a和18b。在该情况下，第一步在30-60keV的加速电压下和5×1013至5×1015ions/cm2的剂量的条件下(优选地加速电压为40-50keV，剂量为5×1014至4×1015ions/cm2)注入氟离子F+，第二步在10-25keV的加速电压下和5×1013至5×1015ions/cm2的剂量的条件下(优选地，加速电压为15-20keV，剂量为5×1014至4×1015ions/cm2)注入。在离子注入工艺之后，进行图3至图6中所示的工艺。
在图5示出的热氧化工艺中，通过注入氩或氟离子形成的厚的栅氧化膜20a的厚度可以设置为35-70nm(优选45-60nm，且更优选50nm)。而且，在图5示出的热氧化工艺中，没有注入氩或氟离子形成的薄的栅氧化膜20b的厚度可以设置为6.5-35nm(优选12-20nm，且更优选15nm)。
虽然通过将注入离子的剂量设置为上述实施例中的两个值来形成两种类型的栅氧化膜，但可以通过将注入离子的剂量设置为三个值来形成三种类型的栅氧化膜。
根据本发明的第一实施例，在如下的一种条件下通过图2中示出的离子注入工艺形成离子注入层18或18a，即在20-50keV的加速电压下、以1×1014至2×1016ions/cm2的剂量注入氩离子，在15-25keV的加速电压下、以6×1014至1×1015ions/cm2的剂量注入氟离子，以及通过两步注入氩离子或氟离子；因此，自硅衬底的表面相对深的区域形成离子注入层18或18a。由此，当在图4示出的清洗工艺中进行具有蚀刻效应的清洗时，通过蚀刻效应将不会除去离子注入层18或18a，因为离子注入层18或18a自硅衬底表面相对深的区域形成。其后，当进行图5中示出的热氧化工艺时，注入的离子少量扩散到了外方向；然而，自硅表面的相对深的区域中的离子很难扩散，且总体上离子密度降低是很少的。因此，改善了元件口12a中的氧化效率，且栅氧化膜20a通过短时间的处理可以比栅氧化膜20b厚很多。尤其是，当通过参考图9所述的两步注入来注入氩离子或氟离子时，元件口12a内的氧化效率将进一步增加，且厚的栅氧化膜20a可以形成得更快。
当通过图2中示出的离子注入工艺注入氩离子时，在自硅表面相对深的区域中形成了氩离子注入层18或18a；因此，在图5示出的热氧化工艺中，元件口12a内的硅表面区域转换成了剥蚀区(denuded zone)(DZ)。因此，在图6示出的工艺中，可以在元件口12a中具有小缺陷的硅表面区中形成高质量的晶体管T1。
当通过图2中示出的离子注入工艺注入氟离子时，在自硅表面的较深区域中形成了氟离子注入层18或18a；因此，在形成图6中示出的晶体管T1之后的各种热工艺中，在源区24和40以及漏区26和42中抑制了导电类型定义杂质如磷等的扩散，且可以使晶体管的性质稳定。而且，在图5中的热氧化工艺中，氟化物被从离子注入层18或18a带入栅氧化膜20a中；因此，将改善栅氧化膜20a的热载流子容限和耐绝缘的能力。
当在图2示出的离子注入工艺中通过两步注入氩或氟离子时，通过离子注入层18a或18b改善了硅衬底中注入的离子密度分布的均匀性；因此，在图5中的热氧化工艺时被带入栅氧化膜20a中的杂质(氩或氟化物)的量将不变，且将使栅氧化膜20a的膜质量稳定。
图10至图15示出了根据本发明第二实施例的MOS型IC的制造方法。在图10至图15中，如图1至图5中的相同附图标记表示与图1至图5相同的部件，且将省略其详细的说明。
图10是示出在根据本发明第二实施例的MOS型IC的制造方法中形成牺牲氧化膜工艺的剖面图。
在图10示出的工艺中，在与图1中示出的上述工艺相同的半导体衬底(p型硅衬底)10的一个主表面上形成具有元件口12a和12b的场绝缘膜12。然后，如上参考图1所述，在元件口12a和12b内的半导体表面上形成牺牲氧化膜14a和14b，其后，如上参考图4所述除去牺牲氧化膜14a和14b。然后对去除的表面进行具有蚀刻效应的清洗工艺。结果，清洗了元件口12a和12b内的半导体表面。
图11是示出图10中所示工艺之后的氧化工艺的剖面图。
在图11示出的工艺中，通过热氧化工艺在元件口12a和12b内的半导体表面上形成由硅氧化膜制成的栅氧化膜50a和50b。在干O2气氛下、在950摄氏度进行热氧化工艺，且两个栅氧化膜50a和50b的厚度可以是25nm。
图12是示出图11中所示工艺之后的抗蚀剂层形成工艺和离子注入工艺的剖面图。
在图12示出的工艺中，通过公知的光刻工艺在场绝缘膜12上形成具有孔52a的抗蚀剂层52，孔52a暴露出元件口12a。形成抗蚀剂层52以覆盖元件口12b中的栅氧化膜50b。
接下来，用抗蚀剂层52作掩模进行选择性离子注入工艺，以经由抗蚀剂层52和牺牲氧化膜50a的孔52a、通过将氩离子Ar+注入到元件口12a内的半导体部分中形成离子注入层54。例如，在20-50keV的加速电压下、以1×1014-2×1016ions/cm2的剂量的条件下(优选加速电压为20-45keV，剂量为6×1015-1×1016ions/cm2)进行离子注入。而且，代替氩离子，可以在15-25keV的加速电压下、以6×1014-1×1015ions/cm2的剂量注入氟离子，用于形成离子注入层54。
在图12示出的离子注入工艺中，通过参考图9的以前所述的两步注入工艺注入氩离子或氟离子，可以形成具有较深注入层和较浅注入层的离子注入层54。例如，在通过注入氩离子形成离子注入层54的情况下，第一步在50-100keV的加速电压下和5×1013至5×1015ions/cm2的剂量的条件下(优选加速电压为60-80keV，剂量为5×1014至4×1015ions/cm2)，且第二步在10-40keV的加速电压下和5×1013至5×1015ions/cm2的剂量的条件下(优选加速电压为20-30keV，剂量为5×1014至4×1015ions/cm2)注入氩离子。而且，代替氩离子，可以注入氟离子F+。在该情况下，第一步在30-60keV的加速电压下和5×1013至5×1015ions/cm2的剂量的条件下(优选加速电压为40-50keV，剂量为5×1014至4×1015ions/cm2)，且第二步在10-25keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下(优选加速电压为15-20keV，剂量为5×1014至4×1015ions/cm2)注入氟离子F+。
图13是示出图12中所示工艺之后的抗蚀剂层除去工艺的剖面图。
在图12示出的工艺中，通过如参考图3以前描述的相同工艺除去抗蚀剂层52。
图14是示出图13中所示工艺之后的氧化膜清洗工艺的剖面图。
在图14示出的工艺中，通过具有蚀刻效应的清洗工艺减薄栅氧化膜50a和50b。栅氧化膜54a和54b的蚀刻量都为2nm。对于清洗工艺，可以进行使用铵、过氧化氢(双氧水)和HF(200∶1HF)的工艺。进行清洗工艺，用于通过除去由粘附造成的污染的杂质或除去(浸入到抗蚀剂清除槽)抗蚀剂层52来获得栅氧化膜50a和50b的洁净表面。而且，通过清洗工艺轻微地蚀刻场绝缘膜12。
图15是示出图14中所示工艺之后的氧化工艺的剖面图。
在图15示出的工艺中，在干O2气氛下、在950摄氏度通过热氧化工艺加厚栅氧化膜50a和50b。因为如图14所示已在元件口12a内的半导体表面上形成了离子注入层54，所以元件口12a内硅的氧化速度比元件口12b内的快。因此，仅通过一个热氧化工艺，在元件口12a内形成了厚的栅氧化膜50a，同时在元件口12b内形成了薄的栅氧化膜50b。例如，栅氧化膜50a的厚度将是35-70nm(优选45-60nm，且更优选50nm)。而且，形成为薄的栅氧化膜50b的厚度将是6.5-35nm(优选12-20nm，更优选15nm)。
在图15示出的工艺之后，如与参考图6以前描述的工艺相同，可以在元件口12a和12b内形成具有栅氧化膜50a和50b作为栅绝缘膜的MOS型晶体管。而且，如上参考图6所述，每个晶体管T1和T2的栅绝缘膜50a和50b可以由叠层制成。虽然在上述的第二实施例中通过将注入离子的剂量设置为两个值形成了两种类型的栅氧化膜，但可以通过将注入离子的剂量设置为三个值来形成三种类型的栅氧化膜。
根据参考图10至图15描述的本发明的第二实施例，在图12示出的工艺中通过注入增加氧化速度但不限定导电类型如氩或氟化物等的杂质形成离子注入层54之后，通过热氧化工艺来处理被减薄的栅氧化膜50a覆盖的离子注入层54；因此，栅氧化膜50a变厚且有效地抑制了自离子注入层54的注入离子的向外扩散。因此，改善了元件口12a内的氧化速度，且通过较短的处理栅氧化膜50a的厚度可以比栅氧化膜50b的厚。尤其是如参考图9的以前描述的，当通过两步注入来注入氩或氟离子时，将进一步改善元件口12a内的氧化效率，且厚的栅氧化膜50a可以形成得更快。
当通过图12示出的离子注入工艺注入氩离子时，与上面参考图5和6描述的相似，在元件口12a中具有小缺陷的硅表面区中可以形成高质量的晶体管。而且，当通过图12中示出的离子注入工艺注入氟离子时，与上面参考图5和图6描述的相似，将改善栅氧化膜50a的热载流子容限和耐绝缘的能力，且将使MOS型晶体管的性质稳定。而且，当通过图12示出的离子注入工艺中的两步注入氩或氟离子时，通过由深和浅离子注入层构成的离子注入层54改善了硅衬底中注入的离子密度分布的均匀性；因此，在图15中的热氧化工艺时带入栅氧化膜50a的杂质(氩或氟化物)量将不变，且将使栅氧化膜50a的膜质量稳定。
连同优选的实施例已描述了本发明。本发明不仅仅局限于上述的实施例。显而易见的是，可以由本领域技术人员进行各种修改、改进、组合等。
该申请以2004年6月9日申请的日本专利申请2004-170905和2005年3月16日申请的日本专利申请2005-074489为基础，其全部内容并入这里作为参考。

Claims (6)

1.一种栅氧化膜的制造方法，包括如下步骤：
(a)制备半导体衬底；
(b)在半导体衬底的一个主表面上形成具有第一和第二元件口的场绝缘膜；
(c)通过第一热氧化工艺在第一元件口内的半导体表面上形成第一牺牲氧化膜并在第二元件口内的半导体表面上形成第二牺牲氧化膜；
(d)在场绝缘膜上形成抗蚀剂层，该抗蚀剂层暴露出第一元件口且覆盖第二元件口；
(e)通过多步离子注入形成多个离子注入层，在彼此不同的加速电压下，用所述抗蚀剂层作掩模，每步注入都将增加氧化速度但不限定导电类型的杂质离子经由第一牺牲氧化膜注入到第一元件口内的半导体部分；
(f)在形成离子注入层之后除去所述抗蚀剂层；
(g)在除去所述抗蚀剂层之后，除去第一和第二牺牲氧化膜；以及
(h)在除去第一和第二牺牲氧化膜之后，通过第二热氧化工艺在第一元件口中的半导体表面上形成第一栅氧化膜并在第二元件口中的半导体表面上形成第二栅氧化膜，其中由于基于离子注入层的加速氧化，使第一栅氧化膜形成得比第二栅氧化膜厚。
2.根据权利要求1的栅氧化膜的制造方法，其中离子注入步骤(e)通过两步注入作为杂质离子的氩离子，其中在50至100keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第一步，且在10至40keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第二步。
3.根据权利要求1的栅氧化膜的制造方法，其中离子注入步骤(e)通过两步注入作为杂质离子的氟离子，其中在30至60keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第一步，且在10至25keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第二步。
4.一种栅氧化膜的制造方法，包括如下步骤：
(a)制备半导体衬底；
(b)在半导体衬底的一个主表面上形成具有第一和第二元件口的场绝缘膜；
(c)通过第一热氧化工艺在第一元件口内的半导体表面上形成第一栅氧化膜并在第二元件口内的半导体表面上形成第二栅氧化膜；
(d)在场绝缘膜上形成抗蚀剂层，该抗蚀剂层暴露出第一元件口且覆盖第二元件口；
(e)通过多步离子注入形成多个离子注入层，在彼此不同的加速电压下，用所述抗蚀剂层作掩模，每步注入都将增加氧化速度但不限定导电类型的杂质离子经由第一栅氧化膜注入到第一元件口内的半导体部分；
(f)在形成离子注入层之后除去所述抗蚀剂层；
(g)在除去所述抗蚀剂层之后，通过蚀刻工艺减薄第一和第二栅氧化膜；以及
(h)在减薄第一和第二栅氧化膜之后，通过第二热氧化工艺加厚第一和第二栅氧化膜，其中由于基于离子注入层的加速氧化，使第一栅氧化膜形成得比第二栅氧化膜更厚。
5.根据权利要求4的栅氧化膜的制造方法，其中离子注入步骤(e)通过两步注入作为杂质离子的氩离子，其中在50至100keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第一步，且在10至40keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第二步。
6.根据权利要求4的栅氧化膜的制造方法，其中离子注入步骤(e)通过两步注入作为杂质离子的氟离子，其中在30至60keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第一步，且在10至25keV的加速电压和5×1013至5×1015ions/cm2的剂量的条件下进行第二步。
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