CN1113415C - 半导体存储器及其制造方法 - Google Patents
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Abstract
一种半导体集成电路器件，该器件包括半导体衬底(1)；形成于半导体衬底(1)上的多个扩散层(5)；形成于半导体衬底(1)上的多个栅极(9)，且栅极(9)与扩散层(5)相交，以限定由栅极(9)和扩散层(5)包围的区域(8a)；覆盖半导体衬底(1)的绝缘膜(12)，其特征在于，将各区域(8a)形成为凹槽(8b)，并用绝缘膜(12)填充凹槽(8b)。该半导体集成电路器件可防止因器件尺寸减小所引起的扩散层之间的漏电流，并能够相对于扩散层和栅极以自对准方式形成凹槽。
Description
本发明涉及半导体存储器及其制造方法，特别涉及在掩模ROM中使平面型存储单元晶体管相互电隔离的结构及制造这种结构的方法。
近来，为了能够实现更高的集成度，设计了包括平面型存储器单元的作为非易失性半导体器件之一的掩模ROM。平面型存储器单元通常设计有用于使N+型扩散层相互电隔离的PN隔离，其兼作存储器单元晶体管的源/漏和布线。
图1、2A和2B表示包括平面型存储器单元的半导体存储器。图1是平面图，图2A是沿图1中IIA-IIA线截取的剖面图，和图2B是沿图1中IIB-IIB线截取的剖面图。
参照图1，在硅衬底1上形成多个N+型扩散层5和多个栅极9。N+型扩散层5和栅极9彼此相交，从而限定由N+型扩散层5和栅极9包围的隔离区8a。
如图2A和2B所示，在各隔离区8a的表面形成P型扩散层11。通过用N+型扩散层5和栅极9作为掩模，将P型杂质离子注入硅衬底1中，来形成P型扩散层11。
如图2A所示，在N+型扩散层5上形成加速氧化物膜6。如图2B所示，在硅衬底1上形成栅极9，其间夹置栅氧化物膜7。用层间绝缘膜12覆盖整个N+型扩散层5、栅极9和硅衬底1。
随着器件尺寸的减小，为了增强利用PN隔离带来的电隔离，必须增加构成PN隔离的P型扩散层11的杂质浓度。
可是，P型扩散层11的较高杂质浓度会引起较大的PN结漏电流，这被认为是器件尺寸减小引起的缺点。因此，需要新的器件隔离来代替PN隔离。
例如，日本未审查专利公开6-61344提出了一种半导体器件，该器件包括在其表面上形成多个沟槽的P型硅衬底，有预定厚度且形成于沟槽内壁上的BSG膜，和通过从BSG膜开始的热扩散所形成的P型沟道中止区。
但是，所提出的半导体器件仍有上述问题。
针对常规半导体器件的上述问题，本发明的目的是提供一种其中包括用于增强器件中电隔离的结构的半导体器件，以及制造该半导体器件的方法。
在一个方案中，提供一种半导体集成电路器件，该器件包括：(a)半导体衬底；(b)形成于半导体衬底上的多个扩散层；(c)形成于半导体衬底上的多个栅极，且栅极与扩散层相交，以限定由栅极和扩散层包围的区域(a)；(d)覆盖半导体衬底的绝缘膜，其特征在于，将各区域(a)形成有凹槽(b)，并用绝缘膜填充凹槽(b)。
在本发明的另一个方案中，提供一种半导体集成电路器件的制造方法，该方法包括下列步骤：(a)在半导体衬底上形成扩散层；(b)在各扩散层上形成第一绝缘膜；(c)在半导体衬底上形成栅绝缘膜；(d)在栅绝缘膜上形成栅极，各栅极包括作为最上层的第二绝缘膜；(e)用第一绝缘膜和第二绝缘膜作为掩模，在被扩散层和栅极包围的各区域中形成凹槽；和(f)在由步骤(e)形成的部件上淀积第三绝缘膜，以便用第三绝缘膜填充凹槽(b)。
下面说明由前述本发明所获得的优点。
第一条优点是，通过用绝缘膜填充被扩散层包围的各区域，与常规PN隔离相比，可获得更强的电隔离。通过再对半导体器件提供PN隔离还可进一步提高电隔离。
第二条优点是，由于可用第一和第二绝缘膜作为掩模在各区域中形成凹槽，因此能够相对于扩散层和栅极的自对准方式形成凹槽。这导致在用于形成凹槽所进行的光刻步骤中，没有必要使掩模与下层(即扩散层和栅极)精确对准。这样，可简化半导体器件的制造工艺，并因此提高可靠性和制造成品率。
图1是常规平面型存储器单元的平面图。
图2A是沿图1中IIA-IIA线截取的剖面图。
图2B是沿图1中IIB-1IB线截取的剖面图。
图3是本发明第一实施例的平面型存储器单元的平面图。
图4A是沿图3中IVA-IVA线截取的剖面图。
图4B是沿图3中IVB-IVB线截取的剖面图。
图5A-10A是沿图1中IIA-IIA线截取的剖面图，展示制造第一实施例半导体器件的方法的各步骤。
图5B-10B是沿图1中IIB-IIB线截取的剖面图，展示制造第一实施例半导体器件的方法的各步骤。
图11A和12A是沿图1中IIA-IIA线截取的剖面图，展示制造第二实施例半导体器件的方法的各步骤。
图11B和12B是沿图1中IIB-IIB线截取的剖面图，展示制造第一实施例半导体器件的方法的各步骤。
图3、4A和4B表示第一实施例的半导体器件。
参照图3，在硅衬底1上形成多个N+型扩散层5和多个栅极9。N+型扩散层5和栅极9相互交叉，从而限定由N+型扩散层5和栅极9包围的隔离区8b。
如图4A所示，在N+型扩散层5上形成速度增加氧化物膜6。如图4B所示，在硅衬底1上形成栅极9，其间夹置栅氧化物膜7。在栅极9的顶部上形成绝缘膜10。
如图4A和4B所示，在各凹陷部分8b中形成凹槽。在各凹陷部的底部和内壁形成P型扩散层11。P型扩散层11提供PN隔离。通过用N+型扩散层5和栅极9作为掩模，将P型杂质离子注入凹槽中，来形成P型扩散层11。
用层间绝缘膜12整个地覆盖N+型扩散层5、栅极9和硅衬底1，以便用层间绝缘膜12填充凹槽。
凹槽与填充凹槽的层间绝缘膜12的组合提供在相邻的N+型扩散层5之间的电隔离。这样，按照绝缘实施例的半导体器件包括由层间绝缘膜12实现的电隔离和在N+型扩散层5之间由P型扩散层11实现的PN隔离。
下面参照图5A-10A和5B-10B说明制造第一实施例半导体器件的方法。
首先，如图5A和5B所示，在硅衬底1上形成氧化物膜3。氧化物膜3的厚度约为20nm。然后在氧化物膜3上涂敷光刻胶膜4，并构图成用于形成N+型扩散层5的图形。
然后，用这样构图的光刻胶膜4作为掩膜，在50-100KeV下将剂量为1×1015-5×1015cm-2的As注入硅衬底1中，从而在硅衬底1中形成砷离子注入区2。此后，去除光刻胶膜4和氧化物膜3。
然后，如图6A和6B所示，使硅衬底1的表面氧化，形成栅氧化物膜7。这样形成的栅氧化物膜7的厚度为12nm。由于砷离子注入区2有高于硅衬底1的其它区域的杂质浓度，因此砷离子注入区2的氧化速率高于其它区域的氧化速率。结果，在砷离子注入区2上形成氧化物膜6。氧化物膜6的厚度在40nm-60nm的范围内，大于厚度为12nm的栅氧化物膜7的厚度。
通过在氧化硅衬底1时进行热处理，将砷离子注入区2转变成电有源N+型扩散层5。
然后，如图7B所示，在栅氧化物膜7上淀积多晶硅膜和绝缘膜，并在其后进行构图，从而在硅衬底1上形成栅极9。
如图7A所示，在已经形成栅极9之后，用等离子体增强腐蚀去除栅氧化物膜7。结果，如图7A和7B所示，在隔离区8a中露出硅衬底1表面。
然后，如图8A和8B所示，用形成在N+型扩散层5上的氧化物膜6和形成在栅极9顶部上的绝缘膜10作为掩模，在隔离区8a中形成凹槽8b。
接着，在5-50KeV下将剂量为1×1013-1×1014cm-2的硼(B)注入这样形成的凹槽8b中，从而在各凹槽8b的底部和侧壁形成P型扩散层11。
在硼注入之前，可以氧化凹槽8b，在每一凹槽8b的露出表面上形成氧化硅膜。
然后，如图9A和9B所示，用层间绝缘膜12整个地覆盖由图8A和8B所示步骤形成的部件，以便用层间绝缘膜12整个地覆盖凹槽8b。
接着，如图10A和10B所示，为了平面化，对层间绝缘膜12进行化学机械研磨(CMP)。在层间绝缘膜12的这种平面化过程中，形成于栅极9顶部的绝缘膜10可用作中止化学机械研磨的停止层。
图12A和12B表示第二实施例的半导体器件。
第二实施例不同于上述第一实施例之处仅在于：用绝缘膜13填充凹槽8b和用层间绝缘膜12覆盖这样形成的部件。第二实施例在不进行第一实施例那样的化学机械研磨的情况下可增强层间绝缘膜12的平面化。
下面参照图11A和11B、以及图12A和12B说明制造第二实施例半导体器件的方法。
按与第一实施例相同的方式进行参照图5A-8A和5B-8B所述的步骤。
然后，如图11A和11B所示，在由图8A和8B所示步骤形成的部件上整个地淀积绝缘膜13。接着，深腐蚀这样淀积的绝缘膜13，以便用绝缘膜13仅填充凹槽8b。
可用与构成层间绝缘膜12的材料不同的材料形成绝缘膜13。
然后，如图12A和12B所示，在由图11A和11B所示步骤形成的部件上整个地淀积层间绝缘膜12。
第二实施例能够防止在硅衬底1表面形成凹槽8b所引起的高度差造成的层间绝缘膜12的平面度劣化。
Claims (15)
1.半导体集成电路器件，包括：
半导体衬底(1)；
形成于所述半导体衬底(1)上的多个扩散层(5)；
形成于所述半导体衬底(1)上的多个栅极(9)，且所述栅极(9)与所述扩散层(5)相交，以限定被所述栅极(9)和所述扩散层(5)包围的区域(8a)；
覆盖所述半导体衬底(1)的绝缘膜(12)，
其特征在于，各所述区域(8a)形成有凹槽(8b)，并用所述绝缘膜(12)填充所述凹槽(8b)。
2.根据权利要求1所述的半导体集成电路器件，其特征在于还包括：填充所述凹槽(8b)的第二绝缘膜(13)，并且所述绝缘膜(12)覆盖所述扩散层(5)、所述栅极(9)和所述第二绝缘膜(13)。
3.根据权利要求2所述的半导体集成电路器件，其特征在于，构成所述第二绝缘膜(13)的材料与构成所述绝缘膜(12)的材料不同。
4.根据权利要求1-3中任一项所述的半导体集成电路器件，其特征在于还包括：用其覆盖所述凹槽(8b)的底部和侧壁的第二扩散层(11)，所述第二扩散层(11)有与所述扩散层(5)相反的导电类型。
5.根据权利要求4所述的半导体集成电路器件，其特征在于，所述第二扩散层(11)是P型的，所述扩散层(5)是n型的。
6.根据权利要求1-3中任一项所述的半导体集成电路器件，其特征在于还包括：覆盖所述凹槽(8b)的底部和内壁的氧化物膜。
7.半导体集成电路器件的制造方法，包括下列步骤：
(a)在半导体衬底(1)上形成扩散层(5)；
(b)在各所述扩散层(5)上形成第一绝缘膜(6)；
(c)在所述半导体衬底(1)上形成栅绝缘膜(7)；
(d)在所述栅绝缘膜(7)上形成栅极(9)，各所述栅极(9)包括作为最上层的第二绝缘膜(10)；
(e)用所述第一绝缘膜(6)和所述第二绝缘膜(10)作为掩模，在被所述扩散层(5)和所述栅极(9)包围的各区域中形成凹槽；和
(f)在由所述步骤(e)形成的部件上淀积第三绝缘膜(12)，以便用所述第三绝缘膜(12)填充所述凹槽(8b)。
8.根据权利要求7所述的方法，其特征在于还包括下列步骤：(g)用第四绝缘膜(13)填充所述凹槽(8b)，在所述步骤(e)与(f)之间进行所述步骤(g)，并且在由所述步骤(g)形成的部件上整个地淀积所述第四绝缘膜(13)。
9.根据权利要求7或8所述的方法，其特征在于同时形成所述第一绝缘膜(6)和所述栅绝缘膜(7)。
10.根据权利要求7或8所述的方法，其特征在于，通过在将作为栅极(9)的导电层上淀积绝缘膜并构成所述绝缘膜来形成所述第二绝缘膜(10)。
11.根据权利要求7或8所述的方法，其特征在于还包括下列步骤：形成用其覆盖所述凹槽(8b)的底部和侧壁的第二扩散层(11)，其中所述第二扩散层(11)的导电型与所述扩散层(5)的导电型相反。
12.根据权利要求7或8所述的方法，其特征在于还包括下列步骤：形成用其覆盖所述凹槽内壁的氧化物膜。
13.根据权利要求7或8所述的方法，其特征在于还包括平面化所述第三绝缘膜(12)的步骤。
14.根据权利要求13所述的方法，其特征在于用化学机械研磨(CMP)使所述第三绝缘膜(12)平面化。
15.根据权利要求14所述的方法，其特征在于，所述第二绝缘膜(10)用作中上所述化学机械研磨的停止膜。
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Legal Events
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
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| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |