KR19990078414A - 반도체메모리소자및그제조방법 - Google Patents

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오쯔끼가즈따까
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

(a) 반도체 기판(1), (b) 상기 반도체 기판(1) 상에 형성된 복수의 확산층들(5), (c) 복수의 게이트 전극들(9)이 상기 확산층들(5)과 교차하여 게이트 전극들(9)과 상기 확산층들(5)에 의해 둘러싸인 영역들(8a)을 한정하도록 상기 반도체 기판(1) 상에 형성된 복수의 게이트 전극들(9), 및 (d) 상기 반도체 기판(1)을 덮는 절연막(12)을 포함하는 반도체 집적 회로 소자에 있어서, 상기 영역들(8a)의 각각에 리세스(8b)가 형성되며, 상기 리세스(8b)가 절연막(12)으로 채워지는 반도체 집적 회로 소자가 제공된다. 상기 반도체 집적회로 소자는 소자의 크기 감소에 의해 유발되는 확산층들 간의 누설 전류의 증가를 방지하고, 확산층과 게이트 전극에 대해 자기 정렬 방식으로 리세스를 형성하는 것을 가능하게 한다. 따라서, 반도체 기판 상에 형성된 소자들 간의 전기적 격리를 증가시킬 수 있다.

Description

반도체 메모리 소자 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 더 상세하게는 마스크 ROM의 평탄형 셀 트랜지스터를 상호 전기적으로 격리시키기 위한 구조, 및 이와 같은 구조의 제조 방법에 관한 것이다.
근년에, 비휘발성 반도체 소자중의 하나인 마스크 ROM은 고집적을 가능하게 하기 위한 평탄형 메모리 셀을 포함하도록 설계되고 있다. 이와 같은 평탄형 메모리 셀은 일반적으로 소스/드레인 모두의 역할을 하는 N+형 확산층을 서로 전기적으로 격리시키기 위한 PN 격리와, 메모리 셀 트랜지스터의 배선을 갖도록 설계된다.
도 1, 도 2a 및 도 2b는 평탄형 메모리 셀을 포함하는 반도체 메모리 소자를 도시한다. 도 1은 평면도이고, 도 2a는 도 1의 ⅡA-ⅡA선을 따라 절취한 단면도이고, 도 2b는 도 1의 ⅡB-ⅡB선을 따라 절취한 단면도이다.
도 1을 참조하면, 복수의 N+형 확산층(5)과 복수의 게이트 전극(9)이 실리콘 기판(1) 상에 형성된다. N+형 확산층(5) 및 게이트 전극(9)이 상호 교차하여 N+형 확산층(5)과 게이트 전극(9)에 의해 둘러싸인 격리 영역(8a)을 한정하게 된다.
도 2a 및 도 2b에 도시된 바와 같이, 격리 영역(8a)의 각 표면에 P형 확산층(11)이 형성된다. P형 확산층(11)은 N+형 확산층(5)과 게이트 전극(9)을 마스크로서 사용하여 실리콘 기판(1)에 p형 불순물을 이온 주입하여 형성된다.
도 2a에 도시된 바와 같이, 속도 증가용 산화막(6)이 N+형 확산층(5) 상에 형성된다. 도 2b에 도시된 바와 같이, 게이트 전극(9)이 게이트 산화막(7)을 사이에 두고 실리콘 기판(1) 상에 형성된다. N+형 확산층(5), 게이트 전극(9) 및 실리콘 기판(1)이 전체적으로 층간 절연막(12)으로 덮인다.
소자의 크기 감소에 따라 PN 격리에 의해 초래된 전기적 격리를 향상시키기 위해서는, PN 격리를 구성하는 P형 확산층(11)의 불순물 농도를 증가시킬 필요가 있을 것이다.
그러나, P형 확산층(11)의 불순물 농도가 높아질수록, PN 접합에서의 누설 전류가 커지게 되어 소자의 크기를 감소시키는 단점이 생기게 된다. 따라서, PN 격리 대신에 새로운 소자 격리의 필요성이 존재한다.
예를 들어, 일본 미심사 특허 공개 제6-61344호는 복수의 트렌치가 표면에 형성된 p형 실리콘 기판, 소정의 두께를 가지며 상기 트렌치의 내벽 상에 형성된 BSG 막, 및 BSG 막으로부터 시작하는 열 확산으로 인해 형성되는 p형 채널 스토퍼 영역을 갖는 반도체 소자를 제시하고 있다.
그러나, 상기 제시된 반도체 소자도 역시 상술된 단점을 가지고 있다.
종래 기술의 반도체 소자의 상술된 문제점을 감안하여, 본 발명의 목적은 소자들 간에 전기적 격리를 증가시키기 위한 구조를 갖는 반도체 소자, 및 이와 같은 반도체 소자의 제조 방법을 제공하는 것이다.
한 특징에서, (a) 반도체 기판, (b) 상기 반도체 기판 상에 형성된 복수의 확산층들, (c) 게이트 전극들이 상기 확산층들과 교차하여 상기 게이트 전극들과 상기 확산층들에 의해 둘러싸인 영역들을 한정하도록, 반도체 기판 상에 형성된 복수의 게이트 전극들, 및 (d) 상기 반도체 기판을 덮는 절연막을 포함하되, 상기 영역들의 각각에 리세스가 형성되고, 상기 리세스가 상기 절연막으로 채워지는 것을 특징으로 하는 반도체 집적 회로 소자가 제공된다.
본 발명의 다른 특징에서, (a) 반도체 기판 상에 확산층들을 형성하는 단계, (b) 상기 확산층들의 각각 위에 제1 절연막을 형성하는 단계, (c) 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계, (d) 상기 게이트 절연막 상에 게이트 전극들을 형성하는 단계 - 상기 게이트 전극들의 각각은 제2 절연막을 상부층으로서 포함함-, (e) 상기 제1 및 제2 절연막을 마스크로서 사용하여 상기 확산층들과 상기 게이트 전극들에 의해 둘러싸인 영역들의 각각에 리세스를 형성하는 단계, 및 (f) 상기 리세스가 상기 제3 절연막으로 채워지도록, 상기 단계(e)의 결과인 제품 위에 제3 절연막을 피착하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 소자의 제조 방법이 제공된다.
상술된 본 발명에 의해 얻어진 장점들이 이하에 명확할 것이다.
첫번째 장점은, 확산층에 의해 둘러싸인 영역들의 각각을 절연막으로 채움으로써 종래의 PN 격리와 비교하여 전기적 격리가 향상될 수 있다는 것이다. 반도체 소자에 PN 격리를 제공함으로써 전기적 격리를 더욱 증가시킬 수 있을 것이다.
두번째 장점은, 제1 및 제2 절연막을 마스크로 사용하여 영역들의 각각에 리세스가 형성될 수 있기 때문에, 확산층과 게이트 전극에 대해 자기 정렬 방식으로 리세스를 형성할 수 있다. 그 결과, 리세스를 형성하기 위해 수행되어야 할 포토리소그래피 단계에서 하부층(즉, 확산층과 게이트 전극)에 마스크를 정확하게 정렬할 필요가 더 이상 없게 된다. 따라서, 반도체 소자의 제조 공정이 간단해지고, 신뢰성 및 제조 수율이 향상되게 된다.
도 1은 종래 기술의 평탄형 메모리 셀의 평면도.
도 2a는 도 1의 ⅡA-ⅡA선을 따라 절취한 단면도.
도 2b는 도 1의 ⅡB-ⅡB선을 따라 절취한 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자에서의 평탄형 메모리 셀의 평면도.
도 4a는 도 3의 ⅣA-ⅣA선을 따라 절취한 단면도.
도 4b는 도 3의 ⅣB-ⅣB선을 따라 절취한 단면도.
도 5a 내지 도 10a는 제1 실시예에 따른 반도체 소자 제조 방법의 각 단계를 도시하는, 도 1의 ⅡA-ⅡA선을 따라 절취한 단면도.
도 5b 내지 도 10b는 제1 실시예에 따른 반도체 소자 제조 방법의 각 단계를 도시하는, 도 1의 ⅡB-ⅡB선을 따라 절취한 단면도.
도 11a 및 도 12a는 제2 실시예에 따른 반도체 소자 제조 방법의 각 단계를 도시하는, 도 1의 ⅡA-ⅡA선을 따라 절취한 단면도.
도 11b 및 도 12b는 제2 실시예에 따른 반도체 소자 제조 방법의 각 단계를 도시하는, 도 1의 ⅡB-ⅡB선을 따라 절취한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
5 : 확산층
9 : 게이트 전극
8a : 영역
6, 8b, 10, 12, 13 : 절연막
7 : 게이트 절연막
11 : 확산층
도 3a, 도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 반도체 소자를 도시한다.
도 3을 참조하면, 복수의 N+형 확산층(5) 및 복수의 게이트 전극(9)이 실리콘 기판(1) 상에 형성된다. N+형 확산층(5) 및 게이트 전극(9)이 상호 교차하여 N+형 확산층(5)과 게이트 전극(9)에 의해 둘러싸인 격리 영역(8a)을 한정하게 된다.
도 4a에 도시된 바와 같이, 속도 증가용 산화막(6)이 N+형 확산층(5) 상에 형성된다. 도 4b에 도시된 바와 같이, 게이트 전극(9)이 게이트 산화막(7)을 사이에 두고 실리콘 기판(1) 상에 형성된다. 절연막(10)이 게이트 전극(9)의 상부에 형성된다.
도 4a 및 도 4b에 도시된 바와 같이, 격리 영역들(8a)의 각각에 리세스가 형성된다. 리세스들 각각의 바닥과 내벽에는 P형 확산층(11)이 형성된다. P형 확산층(11)은 PN 격리를 제공한다. P형 확산층(11)은 N+형 확산층(5)과 게이트 전극(9)을 마스크로서 사용하여 리세스에 p형 불순물을 이온 주입함으로써 형성될 수 있다.
N+형 확산층(5), 게이트 전극(9) 및 실리콘 기판(1)이 전체적으로 층간 절연막(12)으로 덮이게 되어, 리세스들이 층간 절연막(12)으로 채워진다.
리세스들과, 상기 리세스들을 채우는 층간 절연막(12)의 조합은 인접하는 N+형 확산층(5)들 간의 전기적 격리를 제공한다. 이와 같이, 본 실시예에 따른 반도체 소자는 층간 절연막(12)에 의해 만들어진 전기적 격리와, N+형 확산층(5)들 간의 P형 확산층(11)에 의해 만들어진 PN 격리를 제공한다.
제1 실시예에 따른 반도체 소자의 제조 방법이 도 5a 내지 도 10a, 및 도 5b 내지 도 10b를 참조하여 이하에 설명된다.
먼저, 도 5a 및 도 5b에 도시된 바와 같이, 실리콘 기판(1) 상에 산화막(3)이 형성된다. 산화막(3)은 약 20㎚의 두께를 갖는다. 다음에, 포토레지스트 막(4)이 산화막(3)에 도포되고, N+형 확산층(5)을 형성하기 위한 패턴으로 패턴화된다.
다음에, 실리콘 기판(1)에 이와 같이 패턴화된 포토레지스트 막(4)을 마스크로서 사용하여, 1x1015- 5x1015As ㎠의 도우즈가 50-100 KeV로 주입되어, 실리콘 기판(1)에 비소 이온 주입 영역(2)을 형성한다. 그후, 포토레지스트 막(4)과 산화막(3)이 제거된다.
다음에, 도 6a 및 도 6b에 도시된 바와 같이, 실리콘 기판(1)의 표면을 산화시켜 게이트 산화막(7)을 형성한다. 이와 같이 형성된 게이트 산화막(7)은 12㎚의 두께를 갖는다. 비소 이온 주입 영역(2)이 실리콘 기판(1)의 다른 영역보다 높은 불순물 농도를 가지기 때문에, 비소 이온 주입 영역(2)은 다른 영역보다 보다 높은 속도로 산화된다. 그 결과, 산화막(6)이 비소 이온 주입 영역(2) 상에 형성된다. 산화막(6)은 40 내지 60㎚ 범위의 두께를 가지며, 12㎚의 두께를 갖는 게이트 산화막(7)보다 두껍다.
비소 이온 주입 영역(2)은, 실리콘 기판(1)을 산화시킬 때 수행되는 열 처리에 의해 전기적 활성 N+형 확산층(5)으로 변한다.
다음에, 다결정실리콘 막과 절연막이 산화막(7) 상에 피착된 후, 도 7b에 도시된 바와 같이, 실리콘 기판(1)의 표면 상에 게이트 전극(9)을 형성하도록 패턴화된다.
도 7a에 도시된 바와 같이, 게이트 산화막(7)이, 게이트 전극(9)을 형성하기 위해 수행되는 플라즈마-강화 에칭에 의해 제거된다. 결국, 도 7a 및 도 7b에 도시된 바와 같이, 실리콘 기판(1)이 격리 영역(8a)에 나타난다.
다음에, 도 8a 및 도 8b에 도시된 바와 같이, N+형 확산층(5) 상에 형성된 산화막(6)과 게이트 전극(9)의 상부에 형성된 절연막(10) 모두를 마스크로 사용하여 격리 영역(8a)에 리세스(8b)가 형성된다.
다음에, 이와 같이 형성된 리세스(8b)에 1x1012- 1x1014붕소(B) ㎝-2의 도우즈가 5-50 KeV로 주입되어, 리세스(8b) 각각의 바닥과 측벽 모두에 P형 확산층(11)을 형성한다.
붕소 주입 이전에, 리세스(8b)가 산화되어 리세스(8b) 각각의 노출된 표면 상에 실리콘 산화막을 형성할 수 있다.
다음에, 도 9a 및 도 9b에 도시된 바와 같이, 도 8a 및 도 8b에 도시된 단계의 결과인 제품이 전체적으로 층간 절연막(12)으로 덮여, 리세스(8b)가 층간 절연막(12)에 의해 전체적으로 채워진다.
다음에, 도 10a 및 도 10b에 도시된 바와 같이, 화학 기계적 폴리싱(CMP)이 평탄화를 위해 층간 절연막(12)에 실시된다. 층간 절연막(12)의 이와 같은 평탄화에서, 게이트 전극(9)의 상부에 형성된 절연막(10)은 화학 기계적 폴리싱을 정지시키기 위한 스토퍼로서 사용될 수 있다.
도 12a 및 도 12b는 제2 실시예에 따른 반도체 소자를 도시한다.
제2 실시예는, 리세스(8b)만이 절연막(13)으로 채워지고, 층간 절연막(12)이 제품를 덮는다는 점에서 상술된 제1 실시예와는 다르다. 제2 실시예는 제1 실시예와는 달리 화학 기계적 폴리싱을 수행하지 않고 층간 절연막(12)의 평탄화를 향상시킨다.
제2 실시예에 따른 반도체 소자의 제조 방법이 도 11a 및 도 11b, 및 도 12a 및 도 12b를 참조하여 이하에 설명된다.
도 5a 내지 도 8a, 및 도 5b 내지 도 8b를 참조하여 설명한 단계들이 제1 실시예와 동일한 방법으로 수행된다.
다음에, 도 11a 및 도 11b에 도시된 바와 같이, 절연막(13)이 도 8a 및 도 8b에 도시된 단계의 결과인 제품 위에 전체적으로 피착된다. 다음에, 이와 같이 피착된 절연막(13)이 에치 백되어, 리세스(8b)만이 절연막(13)으로 채워진다.
절연막(13)은, 층간 절연막(12)을 구성하는 재료와는 다른 재료로 구성될 수 있다.
다음에, 도 12a 및 도 12b에 도시된 바와 같이, 층간 절연막(12)이 도 11a 및 도 11b에 도시된 단계의 결과인 제품 위에 전체적으로 피착된다.
제2 실시예는, 실리콘 기판(1)의 표면에 리세스(8b)를 형성함으로써 초래되는 높이차에 의해 열화가 유발될 층간 절연막(12)의 평탄화가 열화되는 것을 방지할 수 있게 된다.
첫째, 확산층에 의해 둘러싸인 영역들의 각각을 절연막으로 채움으로써 종래의 PN 격리와 비교하여 전기적 격리가 증가되고, 반도체 소자에 PN 격리를 제공함으로써 전기적 격리를 더욱 증가시킬 수 있다는 것이다.
둘째, 제1 및 제2 절연막을 마스크로 사용하는 영역들의 각각에 리세스가 형성될 수 있기 때문에, 확산층과 게이트 전극에 대한 자기 정렬 방식으로 리세스를 형성할 수 있고, 그 결과, 리세스를 형성하기 위해 수행되어야 할 포토리소그래피 단계에서 더 이상 하부층(즉, 확산층과 게이트 전극)에 마스크를 정확하게 정렬할 필요가 없게 되므로, 반도체 소자의 제조 공정이 간단해지고, 향상된 신뢰성 및 제조 수율이 가능하게 된다.

Claims (15)

  1. 반도체 집적 회로 소자에 있어서,
    (a) 반도체 기판(1);
    (b) 상기 반도체 기판(1) 상에 형성된 복수의 확산층들(5);
    (c) 게이트 전극들(9)이 상기 확산층들(5)과 교차하여 상기 게이트 전극들(9)과 상기 확산층들(5)에 의해 둘러싸인 영역들(8a)을 한정하도록, 상기 반도체 기판(1) 상에 형성된 복수의 게이트 전극들(9); 및
    (d) 상기 반도체 기판(1)을 덮는 절연막(12)을 포함하되,
    상기 영역들(8a)의 각각에 리세스(8b)가 형성되고, 상기 리세스(8b)가 상기 절연막(12)으로 채워지는 것을 특징으로 하는 반도체 집적 회로 소자.
  2. 제1항에 있어서, 상기 리세스(8b)를 채우는 제2 절연막(13)을 더 포함하되, 상기 절연막(12)은 상기 확산층(5), 상기 게이트 전극(9), 및 상기 제2 절연막(13)을 덮는 것을 특징으로 하는 반도체 집적 회로 소자.
  3. 제2항에 있어서, 상기 제2 절연막(13)은 상기 절연막(12)을 구성하는 재료와는 다른 재료로 구성되는 것을 특징으로 하는 반도체 집적 회로 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 리세스(8b)의 바닥 및 측벽을 덮는 제2 확산층(11)을 더 포함하되, 상기 제2 확산층(11)이 상기 확산층(5)과는 반대의 전기 도전성을 갖는 것을 특징으로 하는 반도체 집적 회로 소자.
  5. 제4항에 있어서, 상기 제2 확산층(11)이 p형이고 상기 확산층(5)이 n형인 것을 특징으로 하는 반도체 집적 회로 소자.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 리세스(8b)의 내벽을 덮는 산화막을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 소자.
  7. 반도체 집적 소자의 제조 방법에 있어서,
    (a) 반도체 기판(1) 상에 확산층들(5)을 형성하는 단계;
    (b) 상기 확산층들(5) 각각의 위에 제1 절연막(6)을 형성하는 단계;
    (c) 상기 반도체 기판(1) 상에 게이트 절연막(7)을 형성하는 단계;
    (d) 상기 게이트 절연막(7) 상에 게이트 전극들(9)을 형성하는 단계 - 상기 게이트 전극들의 각각은 상부층으로서 제2 절연막(10)을 포함함-;
    (e) 상기 제1 및 제2 절연막(6,10)을 마스크로서 사용하여 상기 확산층들과 상기 게이트 전극들(9)에 의해 둘러싸인 영역들의 각각에 리세스(8b)를 형성하는 단계; 및
    (f) 상기 리세스(8b)가 상기 제3 절연막(12)으로 채워지도록, 상기 단계 (e)의 결과인 제품 위에 제3 절연막(12)을 피착하는 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 소자의 제조 방법.
  8. 제7항에 있어서, (g) 제4 절연막(13)으로 상기 리세스(8b)를 채우는 단계를 더 포함하되, 상기 단계 (g)는 상기 단계 (e) 및 (f) 사이에 수행되며, 상기 제4 절연막(13)이 상기 단계 (g)의 결과인 제품 위에 전체적으로 피착되는 것을 특징으로 하는 반도체 집적 소자의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 상기 제1 절연막(6)과 상기 게이트 절연막(7)이 동시에 형성되는 것을 특징으로 하는 반도체 집적 소자의 제조 방법.
  10. 제7항 또는 제8항에 있어서, 상기 제2 절연막(10)은, 게이트 전극(9)이 될 전기 도전층 위에 절연막을 피착하고 상기 절연막을 패터닝함으로써 형성되는 것을 특징으로 하는 반도체 집적 소자의 제조 방법.
  11. 제7항 또는 제8항에 있어서, 상기 리세스(8b)의 바닥과 측벽을 덮는 제2 확산층(11)을 형성하는 단계를 더 포함하되, 상기 제2 확산층(11)은 상기 확산층(5)과는 반대의 전기 도전성을 갖는 것을 특징으로 하는 반도체 집적 소자의 제조 방법.
  12. 제7항 또는 제8항에 있어서, 상기 리세스의 내벽을 덮는 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적 소자의 제조 방법.
  13. 제7항에 있어서, 상기 제3 절연막(12)을 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적 소자의 제조 방법.
  14. 제13항에 있어서, 상기 제3 절연막(12)이 화학 기계적 폴리싱(CMP)에 의해 평탄화되는 것을 특징으로 하는 반도체 집적 소자의 제조 방법.
  15. 제14항에 있어서, 상기 제2 절연막(10)이 화학 기계적 폴리싱을 정지시키기 위한 스토퍼(stopper)로서 작용하는 것을 특징으로 하는 반도체 집적 소자의 제조 방법.
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