KR19990040759A - 반도체 소자의 콘택 홀 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
콘택 홀 측벽에 산화막으로 스페이서가 형성된 반도체 소자의 제조 공정에 있어서, 콘택 홀에 의해 노출된 반도체 기판 상부에 생성된 자연 산화막을 제거하기 위해 클리닝 공정을 실시하지만 자연 산화막 뿐만 아니라 스페이서까지 식각되어 반도체 소자의 신뢰성을 저하시키는 문제점이 발생한다.
3. 발명의 해결 방법의 요지
산화막과 질화막의 2중으로 스페이서를 형성하고, 건식 및 습식 클리닝 공정을 실시하므로써 자연 산화막을 제거하는 동시에 이후의 자연 산화막 생성을 억제한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.
반도체 소자의 제조 공정에 있어서, 고집적화된 256M급 디바이스는 얇은 접합(shallow junction)으로 형성된 소오스/드레인의 깊이가 0.08㎛, 최후 콘택 홀 사이즈가 0.15㎛ 이하로 형성되어야 하며, 1G급 디바이스에서는 소오스/드레인의 깊이가 0.06㎛, 최후 콘택 홀 사이즈가 0.1㎛ 정도로 형성되어야 한다. 그런데 콘택 저항은 접합 깊이가 얕아짐에 따라 급격하게 증가되고, 소자의 고집적화에 따라 콘택 홀 사이즈가 급격하게 작아지므로 콘택 저항이 증가된다. 그래서, 콘택 저항을 최소한으로 하기 위해서는 비트 라인 및 전하저장 전극으로 사용하기 위한 제 2 및 제 3 폴리실리콘막을 형성하기 전에 콘택에 의해 반도체 기판 상부에 형성된 자연 산화막을 완전히 제거하여야 한다. 이를 위해서는 산화물 에천트(etchant)에서 충분한 시간동안 디핑(dipping)하여야 한다.
또한, 일반적으로 게이트로 사용되는 제 1 폴리실리콘막과 비트 라인으로 사용되는 제 2 폴리실리콘막 사이, 제 1 폴리실리콘막과 전하저장 전극으로 사용되는 제 3 폴리실리콘막 사이, 제 2 폴리실리콘막과 제 3 폴리실리콘막 사이의 절연 파괴를 방지하기 위해 콘택 홀 측벽에 CVD 산화막을 이용하여 스페이서를 형성한다. 그리고 제 2 및 제 3 폴리실리콘막 증착시 BOE 에천트 및 HF 에천트와 같은 웨트 에천트에서 클리닝을 실시하여 콘택에 의해 노출된 반도체 기판 상부의 자연 산화막을 제거한다. 그런데 콘택 클리닝 공정시 콘택 측벽의 스페이서인 CVD 산화막도 같이 식각되어 스페이서의 두께가 얇아지므로 결국에는 제 1 폴리실리콘막과 제 2 폴리실리콘막 사이, 제 1 폴리실리콘막과 제 3 폴리실리콘막 사이, 제 2 폴리실리콘막과 제 3 폴리실리콘막 사이의 전기적인 절연 파괴에 대한 특성 저하를 초래하여 디바이스의 수율 및 특성에 심각한 영향을 미치게 된다.
그러므로, 현재의 공정은 콘택 홀 측벽의 스페이서의 손실을 최소한으로 하기 위한 충분한 시간의 디핑(dipping)을 실시하지 못하므로 폴리실리콘막과 콘택으로 노출된 반도체 기판 사이의 자연 산화막이 충분히 제거되지 못하게 되어 콘택 저항의 증가를 초래한다.
따라서, 본 발명은 고집적화된 반도체 소자의 콘택 저항을 최소한으로 줄일 수 있는 반도체 소자의 콘택 홀 형성 방법을 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조에서, 콘택 홀이 형성된 후 상기 콘택 홀 측벽에 산화막 및 절연막이 적층된 2중 구조를 갖는 스페이서가 형성되는 단계와, 콘택 저항을 낮추기 위한 콘택 클리닝 공정이 실시되는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 필드 산화막
13 : 게이트 산화막 14 : 폴리실리콘막
15 : 스페이서 16 : 접합부
17 : 제 1 산화막 18 : 층간 절연막
19 : 제 2 산화막 20 : 절연막
19A : 제 1 스페이서 20A : 제 2 스페이서
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11)의 선택된 영역에 필드 산화막(12)이 형성된다. 전체 구조 상부에 게이트 산화막(13) 및 폴리실리콘막(14)이 순차적으로 형성된 후 패터닝되어 게이트 구조가 형성되고, 게이트 구조 측벽에 스페이서(15)가 형성된다. 불순물 이온 주입 공정에 의해 반도체 기판(11)의 선택된 영역에 접합부(16)가 형성된 후 전체 구조 상부에 제 1 산화막(17)이 균일한 두께로 형성되고, BPSG막등의 층간 절연막(18)이 형성되어 평탄화된다.
도 1(b)를 참조하면, 층간 절연막(18) 및 제 1 산화막(17)의 선택된 영역이 식각되어 콘택 홀이 형성되어 반도체 기판(11)의 접합부(16)가 노출된다. 그리고, 전체 구조 상부에 CVD 방법에 의해 균일한 두께로 제 2 산화막(19)이 형성된다.
도 1(c)는 제 2 산화막(19)이 형성된 전체 구조 상부에 산화물 에천트와 높은 식각 선택비를 갖는 절연막(20)이 50Å 이상의 두께로 형성된 단면도이다.
절연막(20)으로는 폴리실리콘막 또는 실리콘질화막이 사용된다. 절연막(20)으로 사용되는 폴리실리콘막은 도프트 폴리실리콘막 또는 언도프트 폴리실리콘막이 사용되며, 또한 비정질 폴리실리콘 및 정질(crystalline) 폴리실리콘이 사용 가능하다.
절연막(20)으로 사용되는 실리콘질화막은 실리콘 리치 질화막이 사용될 수 있으며, LPCVD 또는 PECVD 공정에 의해 증착된다.
도 1(d)를 참조하면, 절연막(20) 및 제 2 산화막(19)이 스페이서 식각되어 콘택 홀 측벽에 제 1 및 제 2 스페이서(19A 및 20A)의 2중 스페이서가 형성된다. 그리고, 웨트 산화물 에천트에 충분한 시간동안 디핑(dipping)하거나, 건식 클리닝을 실시하여 노출된 반도체 기판(11) 상부에 형성된 자연 산화막을 완전히 제거하면서 콘택 측벽의 제 1 스페이서(19A)의 손실을 억제한 후 반도체 기판(11) 상에 수소 이온(H-)을 발생시켜 후속 공정 시작전까지 자연 산화막의 형성을 억제할 수 있는 분위기를 만든다.
웨트 산화물 에천트를 이용한 습식 클리닝 방법으로는 BOE나 HF와 같은 혼합용액을 사용한다. 순수:HF가 50:1로 혼합된 용액으로 습식 클리닝을 실시할 경우 10∼125초 디핑하거나, 혼합 용액의 농도가 묽어질 경우 농도비에 비례하여 디핑 시간을 조절한다. 예를 들어 순수:HF가 100:1로 혼합된 용액을 사용할 경우 디핑 시간을 2배로 늘린다. 이렇게 하므로써 자연 산화막을 완전히 제거한 후 반도체 기판(11)상에 수소 이온을 생성시킨다. 그리고 순수:BOE가 100:1로 혼합된 용액으로 습식 클리닝을 실시할 경우 2∼125초 디핑하거나, 혼합 용액의 농도가 묽어질 경우 농도비에 비례하여 디핑 시간을 조절한다.
또한, 건식 클리닝으로 자연 산화막을 제거할 경우 HF/CH3OH의 혼합 가스를 이용한다. 이 공정은 단일 챔버를 사용하며, 챔버내의 온도는 상온∼60℃, 압력은 100∼250 Torr로 하며, HF 가스는 50∼150sccm의 양으로, CH3OH 가스는 질소 가스를 포함하여 6∼600sccm의 양으로 흘려준다.
상술한 바와 같이 본 발명에 의한 콘택 클리닝 공정을 실시할 경우 콘택에 의해 노출된 반도체 기판 상부에 형성된 자연 산화막을 완전히 제거할 수 있고, 클리닝을 실시한 후 자연 산화막이 생성되지 않게 제어하면서, 제 1 스페이서(산화막)의 손실을 최소화시켜 소자의 콘택 저항을 낮추고, 소자의 동작 특성을 개선시키며, 절연 파괴 특성의 저하를 방지하여 각종 전극간의 쇼트를 방지할 수 있어 소자의 특성 및 수율을 향상시킬 수 있다.
Claims (11)
- 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조에서, 콘택 홀이 형성된 후 상기 콘택 홀 측벽에 산화막 및 절연막이 적층된 2중 구조를 갖는 스페이서가 형성되는 단계와,콘택 저항을 낮추기 위한 콘택 클리닝 공정이 실시되는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서, 상기 절연막은 산화물 에천트와 높은 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서, 상기 절연막은 도프트 폴리실리콘막, 언도프트 폴리실리콘막, 비정질 폴리실리콘막, 정질 폴리실리콘막 및 실리콘질화막중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 3 항에 있어서, 상기 실리콘질화막은 LPCVD 및 PECVD 공정중 어느 하나의 공정에 의해 증착된 실리콘 리치 질화막인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서, 상기 콘택 클리닝 공정은 습식 클리닝 공정 및 건식 클리닝 공정중 어느 하나에 의해 실시되는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 5 항에 있어서, 상기 습식 클리닝 공정은 순수와 HF의 혼합 용액 및 순수와 BOE의 혼합 용액중 어느 하나를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 6 항에 있어서, 상기 습식 클리닝 공정으로 순수와 HF가 50:1로 혼합된 용액을 사용할 경우 10 내지 125초 디핑하거나, 혼합 용액의 농도가 묽어질 경우 묽어진 농도에 비례하여 디핑 시간을 늘이는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 6 항에 있어서, 상기 습식 클리닝 공정으로 순수와 BOE가 100:1로 혼합된 용액을 사용할 경우 2 내지 125초 디핑하거나, 혼합 용액의 농도가 묽어질 경우 묽어진 농도에 비례하여 디핑 시간을 늘이는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 5 항에 있어서, 상기 건식 클리닝 공정은 HF/CH3OH의 혼합 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 5 항에 있어서, 상기 건식 클리닝 공정은 단일 챔버를 사용하며, 상기 챔버내의 온도는 상온 내지 60℃, 압력은 100 내지 250 Torr인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 9 항에 있어서, 상기 HF 가스는 50 내지 150sccm, CH3OH 가스는 질소 가스를 포함하여 6 내지 600sccm의 양으로 유입시키는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
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| KR1019970061238A KR19990040759A (ko) | 1997-11-19 | 1997-11-19 | 반도체 소자의 콘택 홀 형성 방법 |
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|---|---|
| KR (1) | KR19990040759A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620703B1 (ko) * | 2004-12-30 | 2006-09-13 | 동부일렉트로닉스 주식회사 | 본딩 패드 구조 및 그 형성방법 |
-
1997
- 1997-11-19 KR KR1019970061238A patent/KR19990040759A/ko not_active Application Discontinuation
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| KR100620703B1 (ko) * | 2004-12-30 | 2006-09-13 | 동부일렉트로닉스 주식회사 | 본딩 패드 구조 및 그 형성방법 |
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