JPH10256537A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10256537A JPH10256537A JP9052085A JP5208597A JPH10256537A JP H10256537 A JPH10256537 A JP H10256537A JP 9052085 A JP9052085 A JP 9052085A JP 5208597 A JP5208597 A JP 5208597A JP H10256537 A JPH10256537 A JP H10256537A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- gate oxide
- region
- semiconductor device
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 39
- 238000010438 heat treatment Methods 0.000 claims description 34
- 238000005468 ion implantation Methods 0.000 claims description 23
- 238000009792 diffusion process Methods 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 230000001133 acceleration Effects 0.000 claims description 4
- 239000000969 carrier Substances 0.000 abstract description 21
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 9
- 238000000151 deposition Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000003213 activating effect Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910018557 Si O Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002341 toxic gas Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Abstract
(57)【要約】
【課題】 しきい値特性に影響を与えることなくゲート
絶縁膜中にＮを導入し、ゲート絶縁膜中におけるホット
キャリアのトラップを抑止した半導体装置を提供する。 【解決手段】 ゲート絶縁膜上にゲート電極パターンを
生成した後、前記ゲート電極パターンをマスクとして使
いながら、前記ゲート絶縁膜中の、前記ゲート電極パタ
ーンで保護されていない部分にＮを導入する。
絶縁膜中にＮを導入し、ゲート絶縁膜中におけるホット
キャリアのトラップを抑止した半導体装置を提供する。 【解決手段】 ゲート絶縁膜上にゲート電極パターンを
生成した後、前記ゲート電極パターンをマスクとして使
いながら、前記ゲート絶縁膜中の、前記ゲート電極パタ
ーンで保護されていない部分にＮを導入する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置の
製造に関し、特に高速動作する電界効果トランジスタの
構成および製造方法に関する。高速動作が要求される論
理集積回路では、消費電力が小さく動作速度の速いＣＭ
ＯＳ回路が一般に使われている。かかるＣＭＯＳ回路の
動作速度をさらに向上させるためには、高速動作する電
界効果トランジスタが不可欠である。
製造に関し、特に高速動作する電界効果トランジスタの
構成および製造方法に関する。高速動作が要求される論
理集積回路では、消費電力が小さく動作速度の速いＣＭ
ＯＳ回路が一般に使われている。かかるＣＭＯＳ回路の
動作速度をさらに向上させるためには、高速動作する電
界効果トランジスタが不可欠である。
【０００２】
【従来の技術】従来より、電界効果トランジスタの動作
速度の増大は、主として微細化によりゲート長を短縮す
ることにより図られてきた。例えば、今日では、ゲート
長を０．３５μｍまで減少させた高速動作ＭＯＳトラン
ジスタが使われている。しかし、これ以上ゲート長を短
縮した、ゲート長が極端に短いＭＯＳトランジスタで
は、ゲート直下のチャネル領域においてキャリアが極端
に加速され、ホットキャリアとなってゲート酸化膜中に
侵入し、トラップされる問題が生じる。トラップされた
キャリアはゲート酸化膜中で固定電荷を形成し、ＭＯＳ
トランジスタのしきい値特性を変化させてしまう。
速度の増大は、主として微細化によりゲート長を短縮す
ることにより図られてきた。例えば、今日では、ゲート
長を０．３５μｍまで減少させた高速動作ＭＯＳトラン
ジスタが使われている。しかし、これ以上ゲート長を短
縮した、ゲート長が極端に短いＭＯＳトランジスタで
は、ゲート直下のチャネル領域においてキャリアが極端
に加速され、ホットキャリアとなってゲート酸化膜中に
侵入し、トラップされる問題が生じる。トラップされた
キャリアはゲート酸化膜中で固定電荷を形成し、ＭＯＳ
トランジスタのしきい値特性を変化させてしまう。
【０００３】より具体的に説明すると、ゲート酸化膜中
に侵入したキャリアは、ゲート酸化膜を構成するＳｉＯ
2 の構造中に入り込み、ＳｉＯ2 を構成するＳｉ−Ｏネ
ットワークに含まれるいわゆるダングリングボンドに結
合し、ＳｉＯ2 膜中に安定して保持されることになる。
このため、従来より、ゲート酸化膜中にＮを導入してか
かるダングリングボンドを終端し、ホットキャリアが結
合するサイトを可能な限り減少させるＭＯＳトランジス
タの製造方法が提案されている。
に侵入したキャリアは、ゲート酸化膜を構成するＳｉＯ
2 の構造中に入り込み、ＳｉＯ2 を構成するＳｉ−Ｏネ
ットワークに含まれるいわゆるダングリングボンドに結
合し、ＳｉＯ2 膜中に安定して保持されることになる。
このため、従来より、ゲート酸化膜中にＮを導入してか
かるダングリングボンドを終端し、ホットキャリアが結
合するサイトを可能な限り減少させるＭＯＳトランジス
タの製造方法が提案されている。
【０００４】図１０（Ａ）〜（Ｃ）および図１１（Ｄ）
は、従来のＭＯＳトランジスタを製造する工程を示す。
図１０（Ａ）を参照するに、ｐ型あるいはｎ型にドープ
されたＳｉ基板１上に、素子領域１Ａを画成するフィー
ルド酸化膜２が、ウェット酸化により典型的には３００
から４００ｎｍの厚さに形成され、さらに前記素子領域
１Ａを覆うように、基板１の表面に、ゲート酸化膜とし
て使われる熱酸化膜３が、典型的には６ｎｍの厚さに形
成される。
は、従来のＭＯＳトランジスタを製造する工程を示す。
図１０（Ａ）を参照するに、ｐ型あるいはｎ型にドープ
されたＳｉ基板１上に、素子領域１Ａを画成するフィー
ルド酸化膜２が、ウェット酸化により典型的には３００
から４００ｎｍの厚さに形成され、さらに前記素子領域
１Ａを覆うように、基板１の表面に、ゲート酸化膜とし
て使われる熱酸化膜３が、典型的には６ｎｍの厚さに形
成される。
【０００５】図１０（Ａ）の構造は、次にＮ2 Ｏ雰囲気
中、典型的には８００°Ｃの温度で熱処理され、前記ゲ
ート酸化膜３中にＮが導入される。さらに、図１０
（Ｂ）の工程において、前記図１０（Ａ）の構造上にポ
リシリコン膜４が、８００〜９００°Ｃの温度で実行さ
れるＣＶＤ工程により、典型的には１５０ｎｍの厚さに
堆積され、図１０（Ｃ）の工程においてＲＩＥ法等の異
方性エッチング工程によりパターニングされてゲート電
極４Ａが形成される。次に、前記ゲート電極をマスク
に、Ｂ等のｐ型ドーパントあるいはＡｓ，Ｐ等のｎ型ド
ーパントを基板１中にイオン注入により導入し、それぞ
れソース領域およびドレイン領域に対応する拡散領域１
Ｂ，１Ｃを、基板１中に形成する。さらに、かかる構造
上に、典型的には８００〜９００°Ｃの温度で実行され
るＣＶＤ法により、ＣＶＤ−ＳｉＯ2 膜５を、約１００
ｎｍの厚さに形成する。
中、典型的には８００°Ｃの温度で熱処理され、前記ゲ
ート酸化膜３中にＮが導入される。さらに、図１０
（Ｂ）の工程において、前記図１０（Ａ）の構造上にポ
リシリコン膜４が、８００〜９００°Ｃの温度で実行さ
れるＣＶＤ工程により、典型的には１５０ｎｍの厚さに
堆積され、図１０（Ｃ）の工程においてＲＩＥ法等の異
方性エッチング工程によりパターニングされてゲート電
極４Ａが形成される。次に、前記ゲート電極をマスク
に、Ｂ等のｐ型ドーパントあるいはＡｓ，Ｐ等のｎ型ド
ーパントを基板１中にイオン注入により導入し、それぞ
れソース領域およびドレイン領域に対応する拡散領域１
Ｂ，１Ｃを、基板１中に形成する。さらに、かかる構造
上に、典型的には８００〜９００°Ｃの温度で実行され
るＣＶＤ法により、ＣＶＤ−ＳｉＯ2 膜５を、約１００
ｎｍの厚さに形成する。
【０００６】さらに、図１１（Ｄ）に示すように、前記
ＣＶＤ−ＳｉＯ2 膜５は基板１の主面に垂直な方向に一
様に異方性エッチングされ、その結果ゲート電極４Ａの
両側壁に側壁酸化膜５Ａ，５Ｂがそれぞれ形成される。
さらに、前記側壁酸化膜５Ａ，５Ｂが形成された状態で
前記ｐ型あるいはｎ型ドーパントをイオン注入すること
により、前記拡散領域１Ｂ，１Ｃの内側に、よりドーピ
ングレベルの高い拡散領域１Ｂ’，１Ｃ’がそれぞれ形
成される。換言すると、図１１（Ｄ）のＭＯＳトランジ
スタはいわゆるＬＤＤ（lightly Doped Drain ）構造を
有する。
ＣＶＤ−ＳｉＯ2 膜５は基板１の主面に垂直な方向に一
様に異方性エッチングされ、その結果ゲート電極４Ａの
両側壁に側壁酸化膜５Ａ，５Ｂがそれぞれ形成される。
さらに、前記側壁酸化膜５Ａ，５Ｂが形成された状態で
前記ｐ型あるいはｎ型ドーパントをイオン注入すること
により、前記拡散領域１Ｂ，１Ｃの内側に、よりドーピ
ングレベルの高い拡散領域１Ｂ’，１Ｃ’がそれぞれ形
成される。換言すると、図１１（Ｄ）のＭＯＳトランジ
スタはいわゆるＬＤＤ（lightly Doped Drain ）構造を
有する。
【０００７】かかる構造のＭＯＳトランジスタでは、前
記ゲート電極４Ａのパターニングの際に前記ゲート酸化
膜３はエッチングストッパとして作用するが、その際、
膜３のうちの電極４Ａにより保護されていない部分は、
大なり小なりエッチングにより損傷を受ける。例えば、
かかる損傷の結果、膜３の構造中に、Ｓｉ−Ｏボンドが
切断された、いわゆるダングリングボンドが形成され
る。かかるダングリングボンドにはＨやＯＨが結合しや
すいが、ゲート長の短い高速ＭＯＳトランジスタでは、
図１２に示すように、ドレイン領域１Ｃの端で加速され
たホットエレクトロン等のホットキャリアが前記ゲート
酸化膜３中に侵入し、かかるダングリングボンドにトラ
ップされてしまう。
記ゲート電極４Ａのパターニングの際に前記ゲート酸化
膜３はエッチングストッパとして作用するが、その際、
膜３のうちの電極４Ａにより保護されていない部分は、
大なり小なりエッチングにより損傷を受ける。例えば、
かかる損傷の結果、膜３の構造中に、Ｓｉ−Ｏボンドが
切断された、いわゆるダングリングボンドが形成され
る。かかるダングリングボンドにはＨやＯＨが結合しや
すいが、ゲート長の短い高速ＭＯＳトランジスタでは、
図１２に示すように、ドレイン領域１Ｃの端で加速され
たホットエレクトロン等のホットキャリアが前記ゲート
酸化膜３中に侵入し、かかるダングリングボンドにトラ
ップされてしまう。
【０００８】この問題を解決するために、ゲート酸化膜
３中にはＮが図１０（Ａ）の工程で導入される。導入さ
れたＮは前記膜３中のダングリングボンドを終端し、膜
３中に侵入したホットキャリアのトラップを抑止する。
ただし、図１２は、図１１（Ｄ）のＭＯＳトランジスタ
の、ドレイン領域１Ｃ近傍を拡大して示す拡大図であ
る。
３中にはＮが図１０（Ａ）の工程で導入される。導入さ
れたＮは前記膜３中のダングリングボンドを終端し、膜
３中に侵入したホットキャリアのトラップを抑止する。
ただし、図１２は、図１１（Ｄ）のＭＯＳトランジスタ
の、ドレイン領域１Ｃ近傍を拡大して示す拡大図であ
る。
【０００９】
【発明が解決しようとする課題】しかし、図１０（Ａ）
〜（Ｃ）および図１１（Ｄ）の工程では、工程の比較的
初期の段階で膜３中にＮが導入されるため、それに引き
続く工程、特に熱処理を含む工程において、導入された
Ｎが脱出しやすい問題点がある。換言すると、図１０
（Ａ）〜（Ｃ）および図１１（Ｄ）の工程では、Ｎの導
入により所望のホットキャリアのトラップを抑止する効
果を得るためには、前記ゲート酸化膜３中に大量のＮを
導入する必要がある。
〜（Ｃ）および図１１（Ｄ）の工程では、工程の比較的
初期の段階で膜３中にＮが導入されるため、それに引き
続く工程、特に熱処理を含む工程において、導入された
Ｎが脱出しやすい問題点がある。換言すると、図１０
（Ａ）〜（Ｃ）および図１１（Ｄ）の工程では、Ｎの導
入により所望のホットキャリアのトラップを抑止する効
果を得るためには、前記ゲート酸化膜３中に大量のＮを
導入する必要がある。
【００１０】しかし、このように大量のＮを図１０
（Ａ）の工程で導入した場合、Ｎはゲート酸化膜３のう
ち、図１２に示すドレイン領域の端部に対応する部分の
みならず、ゲート電極４Ａ直下の部分にも導入されるた
め、形成されるＭＯＳトランジスタのしきい値特性が大
きく影響されてしまう。図１３（Ａ），（Ｂ）は、図１
０（Ａ）の工程において、ドライＯ2 雰囲気中での熱酸
化により形成したゲート酸化膜３を、さらに８００°Ｃ
にて様々なＮ含有雰囲気中において熱処理した場合のフ
ラットバンド電圧ＶFBおよびしきい値電圧ＶTHを示す。
（Ａ）の工程で導入した場合、Ｎはゲート酸化膜３のう
ち、図１２に示すドレイン領域の端部に対応する部分の
みならず、ゲート電極４Ａ直下の部分にも導入されるた
め、形成されるＭＯＳトランジスタのしきい値特性が大
きく影響されてしまう。図１３（Ａ），（Ｂ）は、図１
０（Ａ）の工程において、ドライＯ2 雰囲気中での熱酸
化により形成したゲート酸化膜３を、さらに８００°Ｃ
にて様々なＮ含有雰囲気中において熱処理した場合のフ
ラットバンド電圧ＶFBおよびしきい値電圧ＶTHを示す。
【００１１】図１３（Ａ），（Ｂ）を参照するに、前記
ゲート酸化膜３をＮＯあるいはＮ2Ｏ雰囲気中において
様々な時間熱処理することにより、ＶFEおよびＶTHのい
ずれも、かかる熱処理を行わなかった場合に比べて大き
く変化していることがわかる。先にも説明したように、
膜３中のＮ濃度は図１０（Ａ）〜（Ｃ）および図１１
（Ｄ）のそれぞれの熱処理工程の影響を受けるため、か
かる方法で製造されたＭＯＳトランジスタは特性の制御
が困難で、ばらつきが大きい問題点を有する。
ゲート酸化膜３をＮＯあるいはＮ2Ｏ雰囲気中において
様々な時間熱処理することにより、ＶFEおよびＶTHのい
ずれも、かかる熱処理を行わなかった場合に比べて大き
く変化していることがわかる。先にも説明したように、
膜３中のＮ濃度は図１０（Ａ）〜（Ｃ）および図１１
（Ｄ）のそれぞれの熱処理工程の影響を受けるため、か
かる方法で製造されたＭＯＳトランジスタは特性の制御
が困難で、ばらつきが大きい問題点を有する。
【００１２】本発明は、上記の課題を解決した半導体装
置およびそのの製造方法を提供することを概括的課題と
する。本発明のより具体的な課題は、ゲート酸化膜への
ホットキャリアのトラップの問題を解決した、安定した
特性の半導体装置およびその製造方法を提供することに
ある。
置およびそのの製造方法を提供することを概括的課題と
する。本発明のより具体的な課題は、ゲート酸化膜への
ホットキャリアのトラップの問題を解決した、安定した
特性の半導体装置およびその製造方法を提供することに
ある。
【００１３】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、基板と、前記基板上に
形成されたゲート酸化膜と、前記ゲート酸化膜上に形成
されたゲート電極と、前記基板中、前記ゲート電極の両
側に形成された第１および第２の拡散領域とよりなる半
導体装置において、前記ゲート酸化膜は、前記ゲート電
極直下の第１の領域と、前記第１の領域に隣接する第２
の領域とにおいて、Ｎ（窒素）を、前記第２の領域にお
けるＮの濃度の方か、前記第１の領域におけるＮの濃度
よりも実質的に大きくなるように含むことを特徴とする
半導体装置により、または請求項２に記載したように、
前記ゲート酸化膜中において、Ｎは、前記ゲート酸化膜
と前記基板との境界面近傍にピークを有するように分布
することを特徴とする請求項１記載の半導体装置によ
り、または請求項３に記載したように、前記ゲート酸化
膜中、前記第２の領域において、Ｎは約０．５％以上の
濃度を有することを特徴とする請求項１または２記載の
半導体装置により、または請求項４に記載したように、
前記ゲート酸化膜中、前記第２の領域において、Ｎは１
％以上の濃度を有することを特徴とする請求項１または
２記載の半導体装置により、または請求項５に記載した
ように、前記ゲート酸化膜中、前記第２の領域におい
て、Ｎは２％以上の濃度を有することを特徴とする請求
項１または２記載の半導体装置により、または請求項６
に記載したように、基板上にゲート酸化膜を形成する工
程と、前記ゲート酸化膜を形成する工程の後、前記ゲー
ト酸化膜上にゲート電極パターンを形成する工程とより
なる半導体装置の製造方法において、さらに、前記ゲー
ト電極パターンを形成する工程の後、前記ゲート電極パ
ターンをマスクとして、前記ゲート酸化膜中にＮを導入
する工程を含むことを特徴とする半導体装置の製造方法
により、または請求項７に記載したように、前記ゲート
酸化膜中にＮを導入する工程は、前記ゲート酸化膜をＮ
を含む雰囲気中に露出し、熱処理を行うことにより実行
されることを特徴とする請求項６記載の半導体装置の製
造方法により、または請求項８に記載したように、前記
雰囲気はＮＯを含み、前記熱処理は約８００°Ｃにおい
て実行されることを特徴とする請求項７記載の半導体装
置の製造方法により、または請求項９に記載したよう
に、前記雰囲気はＮ2 Ｏを含み、前記熱処理は約９００
°Ｃにおいて実行されることを特徴とする請求項７記載
の半導体装置の製造方法により、または請求項１０に記
載したように、前記ゲート酸化膜中にＮを導入する工程
は、イオン注入法により実行されることを特徴とする請
求項７記載の半導体装置の製造方法により、または請求
項１１に記載したように、前記イオン注入工程は、１０
ｋｅＶ以下の加速電圧で実行されることを特徴とする請
求項１０記載の半導体装置の製造方法により、または請
求項１２に記載したように、前記イオン注入工程は、１
〜３×１０14ｃｍ-2のドーズ量で実行されることを特徴
とする請求項１０または１１記載の半導体装置の製造方
法により、または請求項１３に記載したように、さら
に、前記ゲート電極パターンを形成する工程の後、前記
ゲート電極パターンをマスクとして、前記ゲート酸化膜
中に不純物元素を導入し、前記ゲート酸化膜中、前記ゲ
ート電極パターンの両側の領域に拡散領域を形成する工
程を含み、前記不純物元素を導入する工程は、前記Ｎを
導入する工程に先立って実行されることを特徴とする請
求項６記載の半導体装置の製造方法により、解決する。
を、請求項１に記載したように、基板と、前記基板上に
形成されたゲート酸化膜と、前記ゲート酸化膜上に形成
されたゲート電極と、前記基板中、前記ゲート電極の両
側に形成された第１および第２の拡散領域とよりなる半
導体装置において、前記ゲート酸化膜は、前記ゲート電
極直下の第１の領域と、前記第１の領域に隣接する第２
の領域とにおいて、Ｎ（窒素）を、前記第２の領域にお
けるＮの濃度の方か、前記第１の領域におけるＮの濃度
よりも実質的に大きくなるように含むことを特徴とする
半導体装置により、または請求項２に記載したように、
前記ゲート酸化膜中において、Ｎは、前記ゲート酸化膜
と前記基板との境界面近傍にピークを有するように分布
することを特徴とする請求項１記載の半導体装置によ
り、または請求項３に記載したように、前記ゲート酸化
膜中、前記第２の領域において、Ｎは約０．５％以上の
濃度を有することを特徴とする請求項１または２記載の
半導体装置により、または請求項４に記載したように、
前記ゲート酸化膜中、前記第２の領域において、Ｎは１
％以上の濃度を有することを特徴とする請求項１または
２記載の半導体装置により、または請求項５に記載した
ように、前記ゲート酸化膜中、前記第２の領域におい
て、Ｎは２％以上の濃度を有することを特徴とする請求
項１または２記載の半導体装置により、または請求項６
に記載したように、基板上にゲート酸化膜を形成する工
程と、前記ゲート酸化膜を形成する工程の後、前記ゲー
ト酸化膜上にゲート電極パターンを形成する工程とより
なる半導体装置の製造方法において、さらに、前記ゲー
ト電極パターンを形成する工程の後、前記ゲート電極パ
ターンをマスクとして、前記ゲート酸化膜中にＮを導入
する工程を含むことを特徴とする半導体装置の製造方法
により、または請求項７に記載したように、前記ゲート
酸化膜中にＮを導入する工程は、前記ゲート酸化膜をＮ
を含む雰囲気中に露出し、熱処理を行うことにより実行
されることを特徴とする請求項６記載の半導体装置の製
造方法により、または請求項８に記載したように、前記
雰囲気はＮＯを含み、前記熱処理は約８００°Ｃにおい
て実行されることを特徴とする請求項７記載の半導体装
置の製造方法により、または請求項９に記載したよう
に、前記雰囲気はＮ2 Ｏを含み、前記熱処理は約９００
°Ｃにおいて実行されることを特徴とする請求項７記載
の半導体装置の製造方法により、または請求項１０に記
載したように、前記ゲート酸化膜中にＮを導入する工程
は、イオン注入法により実行されることを特徴とする請
求項７記載の半導体装置の製造方法により、または請求
項１１に記載したように、前記イオン注入工程は、１０
ｋｅＶ以下の加速電圧で実行されることを特徴とする請
求項１０記載の半導体装置の製造方法により、または請
求項１２に記載したように、前記イオン注入工程は、１
〜３×１０14ｃｍ-2のドーズ量で実行されることを特徴
とする請求項１０または１１記載の半導体装置の製造方
法により、または請求項１３に記載したように、さら
に、前記ゲート電極パターンを形成する工程の後、前記
ゲート電極パターンをマスクとして、前記ゲート酸化膜
中に不純物元素を導入し、前記ゲート酸化膜中、前記ゲ
ート電極パターンの両側の領域に拡散領域を形成する工
程を含み、前記不純物元素を導入する工程は、前記Ｎを
導入する工程に先立って実行されることを特徴とする請
求項６記載の半導体装置の製造方法により、解決する。
【００１４】以下、本発明の原理を、図１を参照しなが
ら説明する。ただし、図１中、先に説明した部分には同
一の参照符号を付し、説明を省略する。図１を参照する
に、本発明による半導体装置では、Ｎを、ゲート酸化膜
３中の、ゲート電極パターン４Ａ直下の領域を除いた、
図１中に斜線で示す隣接領域に選択的に導入する。その
結果、ゲート酸化膜３のうち、ゲート電極パターン４Ａ
直下の領域のＮ濃度は、前記隣接領域のＮ濃度よりも実
質的に小さくなり、半導体装置のしきい値特性の、かか
るＮドープによる変化は最小になる。一方、Ｎは、ゲー
トパターン４Ａのパターニングの際に損傷を受けやす
い、すなわちダングリングボンドの形成が生じやすい前
記隣接領域には高濃度で導入されるため、基板１中、ド
レイン端近傍でホットキャリアが発生しても、発生した
ホットキャリアが膜３中に注入されトラップされる問題
は最小限に抑止される。さらに、Ｎの酸化膜３へのドー
ピングは、ゲート電極パターンの堆積およびパターニン
グの後で実行されるため、酸化膜３中に導入されたＮが
ゲート電極パターンの堆積工程に伴う熱処理により離脱
する問題が回避できる。また、Ｎの導入を、ゲート酸化
膜３のＮＯ雰囲気への曝露により行う場合、適切な温度
範囲が約８００°Ｃとなり、その後で実行される側壁酸
化膜のＣＶＤ工程の温度とほぼ一致するため、前記Ｎ導
入工程の後、側壁酸化膜の堆積工程を、同一の堆積装置
中において、連続して実行することが可能になる。
ら説明する。ただし、図１中、先に説明した部分には同
一の参照符号を付し、説明を省略する。図１を参照する
に、本発明による半導体装置では、Ｎを、ゲート酸化膜
３中の、ゲート電極パターン４Ａ直下の領域を除いた、
図１中に斜線で示す隣接領域に選択的に導入する。その
結果、ゲート酸化膜３のうち、ゲート電極パターン４Ａ
直下の領域のＮ濃度は、前記隣接領域のＮ濃度よりも実
質的に小さくなり、半導体装置のしきい値特性の、かか
るＮドープによる変化は最小になる。一方、Ｎは、ゲー
トパターン４Ａのパターニングの際に損傷を受けやす
い、すなわちダングリングボンドの形成が生じやすい前
記隣接領域には高濃度で導入されるため、基板１中、ド
レイン端近傍でホットキャリアが発生しても、発生した
ホットキャリアが膜３中に注入されトラップされる問題
は最小限に抑止される。さらに、Ｎの酸化膜３へのドー
ピングは、ゲート電極パターンの堆積およびパターニン
グの後で実行されるため、酸化膜３中に導入されたＮが
ゲート電極パターンの堆積工程に伴う熱処理により離脱
する問題が回避できる。また、Ｎの導入を、ゲート酸化
膜３のＮＯ雰囲気への曝露により行う場合、適切な温度
範囲が約８００°Ｃとなり、その後で実行される側壁酸
化膜のＣＶＤ工程の温度とほぼ一致するため、前記Ｎ導
入工程の後、側壁酸化膜の堆積工程を、同一の堆積装置
中において、連続して実行することが可能になる。
【００１５】
［第１実施例］以下、本発明の第１の実施例を、図２
（Ａ）〜（Ｃ），図３（Ｄ），（Ｅ）および図４
（Ｆ），（Ｇ）を参照しながら説明する。図２（Ａ）を
参照するに、図１０（Ａ）のＳｉ基板１に対応するＳｉ
基板１１上にはｐ型あるいはｎ型にドープされたウェル
１１ａが形成されており、基板１１上には、素子領域１
１Ａを画成するフィールド酸化膜１２が、ウェット酸化
により典型的には３００から４００ｎｍの厚さに形成さ
れる。さらに、前記素子領域１１Ａを覆うように、基板
１１の表面に、ゲート酸化膜として使われる熱酸化膜１
３が、典型的には６ｎｍの厚さに形成される。
（Ａ）〜（Ｃ），図３（Ｄ），（Ｅ）および図４
（Ｆ），（Ｇ）を参照しながら説明する。図２（Ａ）を
参照するに、図１０（Ａ）のＳｉ基板１に対応するＳｉ
基板１１上にはｐ型あるいはｎ型にドープされたウェル
１１ａが形成されており、基板１１上には、素子領域１
１Ａを画成するフィールド酸化膜１２が、ウェット酸化
により典型的には３００から４００ｎｍの厚さに形成さ
れる。さらに、前記素子領域１１Ａを覆うように、基板
１１の表面に、ゲート酸化膜として使われる熱酸化膜１
３が、典型的には６ｎｍの厚さに形成される。
【００１６】さらに、図２（Ｂ）の工程において、前記
図２（Ａ）の構造上に、図１０（Ｂ）のポリシリコン膜
４に対応するポリシリコン膜１４が、８００〜９００°
Ｃの温度で実行されるＣＶＤ工程により、典型的には１
５ｎｍの厚さに堆積され、図２（Ｃ）の工程においてＲ
ＩＥ法等の異方性エッチング工程によりパターニングさ
れてゲート電極１４Ａが形成される。
図２（Ａ）の構造上に、図１０（Ｂ）のポリシリコン膜
４に対応するポリシリコン膜１４が、８００〜９００°
Ｃの温度で実行されるＣＶＤ工程により、典型的には１
５ｎｍの厚さに堆積され、図２（Ｃ）の工程においてＲ
ＩＥ法等の異方性エッチング工程によりパターニングさ
れてゲート電極１４Ａが形成される。
【００１７】次に、図２（Ｃ）の工程で、前記ゲート電
極１４ＡをマスクにＢ等のｐ型ドーパントあるいはＡ
ｓ，Ｐ等のｎ型ドーパントを基板１１中にイオン注入に
より導入し、それぞれソース領域およびドレイン領域に
対応する拡散領域１１Ｂ，１１Ｃを、基板１１中に形成
する。また、前記イオン注入工程の後、図２（Ｃ）の構
造をＣＶＤ装置中において、約８００°Ｃの条件下でＮ
Ｏを含む雰囲気ガスに、典型的には５〜２０分間曝露す
る。ＮＯは有毒ガスであるため、前記雰囲気ガスとして
は、例えばＮＯを３０％程度に希釈したＡｒガスを使
い、曝露は４０Ｐａ程度の減圧下で行うのが安全上好ま
しい。かかる熱処理工程により、先にイオン注入された
不純物元素は基板１１中に拡散し、かかる拡散の結果と
して前記拡散領域１１Ｂ，１１Ｃが形成される。換言す
ると、本実施例では、通常のイオン注入工程に伴う熱処
理工程を、前記Ｎ導入のための熱処理工程により兼用し
ている。
極１４ＡをマスクにＢ等のｐ型ドーパントあるいはＡ
ｓ，Ｐ等のｎ型ドーパントを基板１１中にイオン注入に
より導入し、それぞれソース領域およびドレイン領域に
対応する拡散領域１１Ｂ，１１Ｃを、基板１１中に形成
する。また、前記イオン注入工程の後、図２（Ｃ）の構
造をＣＶＤ装置中において、約８００°Ｃの条件下でＮ
Ｏを含む雰囲気ガスに、典型的には５〜２０分間曝露す
る。ＮＯは有毒ガスであるため、前記雰囲気ガスとして
は、例えばＮＯを３０％程度に希釈したＡｒガスを使
い、曝露は４０Ｐａ程度の減圧下で行うのが安全上好ま
しい。かかる熱処理工程により、先にイオン注入された
不純物元素は基板１１中に拡散し、かかる拡散の結果と
して前記拡散領域１１Ｂ，１１Ｃが形成される。換言す
ると、本実施例では、通常のイオン注入工程に伴う熱処
理工程を、前記Ｎ導入のための熱処理工程により兼用し
ている。
【００１８】さらに、図３（Ｄ）の工程で、同一のＣＶ
Ｄ装置を使い、前記曝露工程に引き続いてＣＶＤ工程
を、典型的には８００°Ｃの温度で基板１１を途中でＣ
ＶＤ装置から取り出すことなく連続して実行し、前記図
２（Ｃ）の構造上にＣＶＤ−ＳｉＯ2 膜１５を、約１０
０ｎｍの厚さに形成する。さらに、図３（Ｅ）に示すよ
うに、前記ＣＶＤ−ＳｉＯ2 膜１５を基板１１の主面に
垂直な方向に一様にＲＩＥ法を使った異方性エッチング
によりエッチングし、結果ゲート電極１４Ａの両側壁に
側壁酸化膜１５Ａ，１５Ｂをそれぞれ形成する。さら
に、前記側壁酸化膜１５Ａ，１５Ｂが形成された状態で
前記ｐ型あるいはｎ型ドーパントをイオン注入すること
により、前記拡散領域１１Ｂ，１１Ｃの内側に、よりド
ーピングレベルの高い拡散領域１１Ｂ’，１１Ｃ’をそ
れぞれ形成しＬＤＤ構造を形成する。
Ｄ装置を使い、前記曝露工程に引き続いてＣＶＤ工程
を、典型的には８００°Ｃの温度で基板１１を途中でＣ
ＶＤ装置から取り出すことなく連続して実行し、前記図
２（Ｃ）の構造上にＣＶＤ−ＳｉＯ2 膜１５を、約１０
０ｎｍの厚さに形成する。さらに、図３（Ｅ）に示すよ
うに、前記ＣＶＤ−ＳｉＯ2 膜１５を基板１１の主面に
垂直な方向に一様にＲＩＥ法を使った異方性エッチング
によりエッチングし、結果ゲート電極１４Ａの両側壁に
側壁酸化膜１５Ａ，１５Ｂをそれぞれ形成する。さら
に、前記側壁酸化膜１５Ａ，１５Ｂが形成された状態で
前記ｐ型あるいはｎ型ドーパントをイオン注入すること
により、前記拡散領域１１Ｂ，１１Ｃの内側に、よりド
ーピングレベルの高い拡散領域１１Ｂ’，１１Ｃ’をそ
れぞれ形成しＬＤＤ構造を形成する。
【００１９】さらに、図４（Ｆ）の工程において、図３
（Ｅ）の構造上にＳｉＯ2 よりなる層間絶縁膜１６が適
当な厚さに堆積され、さらに図４（Ｇ）の工程において
オーミック電極１７Ａ，１７Ｂが、前記層間絶縁膜１６
中に形成されたコンタクトホールを介して、それぞれ拡
散領域１１Ｃおよび１１Ｂとオーミック接触するように
形成される。
（Ｅ）の構造上にＳｉＯ2 よりなる層間絶縁膜１６が適
当な厚さに堆積され、さらに図４（Ｇ）の工程において
オーミック電極１７Ａ，１７Ｂが、前記層間絶縁膜１６
中に形成されたコンタクトホールを介して、それぞれ拡
散領域１１Ｃおよび１１Ｂとオーミック接触するように
形成される。
【００２０】本実施例では、図２（Ｃ）のゲート酸化膜
１３中にＮを導入する工程が、前記ゲート電極１４Ａを
マスクにして実行されるため、前記ゲート酸化膜１３の
うち、ＭＯＳトランジスタのチャネル領域を覆う部分に
は実質的なＮの導入は生じない。このため、ゲート酸化
膜１３へのＮの導入により、半導体装置のしきい値特性
あるいはフラットバンド特性が実質的に変化することは
ない。一方、ゲート酸化膜１３のうち、ホットキャリア
のトラップが生じやすいドレイン端に対応する領域には
Ｎが高濃度で導入されるため、膜１３を構成するＳｉＯ
2 構造中のダングリングボンドが効果的に終端され、ホ
ットキャリアの注入が生じてもそれがトラップされるサ
イトが消滅する。このため、注入された電子あるいはホ
ールよりなるキャリアがゲート絶縁膜１３にトラップさ
れることがない。
１３中にＮを導入する工程が、前記ゲート電極１４Ａを
マスクにして実行されるため、前記ゲート酸化膜１３の
うち、ＭＯＳトランジスタのチャネル領域を覆う部分に
は実質的なＮの導入は生じない。このため、ゲート酸化
膜１３へのＮの導入により、半導体装置のしきい値特性
あるいはフラットバンド特性が実質的に変化することは
ない。一方、ゲート酸化膜１３のうち、ホットキャリア
のトラップが生じやすいドレイン端に対応する領域には
Ｎが高濃度で導入されるため、膜１３を構成するＳｉＯ
2 構造中のダングリングボンドが効果的に終端され、ホ
ットキャリアの注入が生じてもそれがトラップされるサ
イトが消滅する。このため、注入された電子あるいはホ
ールよりなるキャリアがゲート絶縁膜１３にトラップさ
れることがない。
【００２１】図２（Ｃ）の工程では、熱処理をＮＯ雰囲
気のかわりにＮ2 Ｏ雰囲気中において行うことも可能で
ある。この場合には、熱処理温度は前記８００°Ｃより
もやや高い約９００°Ｃに設定するのが好ましい。一般
に熱処理をＮ2 Ｏ雰囲気中で行う場合には、膜３中に導
入されるＮの量はＮＯ雰囲気中で熱処理を行った場合よ
りも少なくなる。この場合、図３（Ｄ）のＣＶＤ工程の
際に温度を８００°Ｃまで下げる必要があるが、かかる
温度の異なる熱処理工程は、クラスタ型処理装置を使う
ことにより、効率的に実行することができる。
気のかわりにＮ2 Ｏ雰囲気中において行うことも可能で
ある。この場合には、熱処理温度は前記８００°Ｃより
もやや高い約９００°Ｃに設定するのが好ましい。一般
に熱処理をＮ2 Ｏ雰囲気中で行う場合には、膜３中に導
入されるＮの量はＮＯ雰囲気中で熱処理を行った場合よ
りも少なくなる。この場合、図３（Ｄ）のＣＶＤ工程の
際に温度を８００°Ｃまで下げる必要があるが、かかる
温度の異なる熱処理工程は、クラスタ型処理装置を使う
ことにより、効率的に実行することができる。
【００２２】図５は、図４（Ｇ）の構造について、前記
ゲート酸化膜１３中におけるＮの深さ方向への分布をＳ
ＩＭＳにより分析した結果を示す。図５を参照するに、
上に説明したように、膜１３中のＮの濃度は熱処理をＮ
Ｏ雰囲気中で行った場合の方が、熱処理をＮ2 Ｏ雰囲気
中で行った場合よりもはるかに高く、また、導入された
Ｎの濃度ピークは膜１３と基板１１との界面寄りに生じ
るのがわかる。すなわち、図２（Ｃ）の熱処理で膜１３
中に導入されたＮは、膜１３の基板１１との界面近傍に
濃集する。
ゲート酸化膜１３中におけるＮの深さ方向への分布をＳ
ＩＭＳにより分析した結果を示す。図５を参照するに、
上に説明したように、膜１３中のＮの濃度は熱処理をＮ
Ｏ雰囲気中で行った場合の方が、熱処理をＮ2 Ｏ雰囲気
中で行った場合よりもはるかに高く、また、導入された
Ｎの濃度ピークは膜１３と基板１１との界面寄りに生じ
るのがわかる。すなわち、図２（Ｃ）の熱処理で膜１３
中に導入されたＮは、膜１３の基板１１との界面近傍に
濃集する。
【００２３】本実施例では、図２（Ｃ）のＮＯあるいは
Ｎ2 Ｏ雰囲気中での熱処理を、拡散領域１１Ｂ，１１Ｃ
を形成するイオン注入工程の後で実行しているが、勿論
かかる熱処理工程は前記イオン注入工程の先に実行して
もよい。この場合には、イオン注入した不純物元素を拡
散領域１１Ｂ，１１Ｃにおいて活性化する熱処理工程が
必要になる。 ［第２実施例］以下、本発明の第２の実施例を、図６
（Ａ）〜（Ｃ），図７（Ｄ），（Ｅ）および図８
（Ｆ），（Ｇ）を参照しながら説明する。
Ｎ2 Ｏ雰囲気中での熱処理を、拡散領域１１Ｂ，１１Ｃ
を形成するイオン注入工程の後で実行しているが、勿論
かかる熱処理工程は前記イオン注入工程の先に実行して
もよい。この場合には、イオン注入した不純物元素を拡
散領域１１Ｂ，１１Ｃにおいて活性化する熱処理工程が
必要になる。 ［第２実施例］以下、本発明の第２の実施例を、図６
（Ａ）〜（Ｃ），図７（Ｄ），（Ｅ）および図８
（Ｆ），（Ｇ）を参照しながら説明する。
【００２４】図６（Ａ）を参照するに、図１０（Ａ）の
Ｓｉ基板１に対応するＳｉ基板２１上にはｐ型あるいは
ｎ型にドープされたウェル２１ａが形成されており、基
板２１上には、素子領域２１Ａを画成するフィールド酸
化膜２２が、ウェット酸化により典型的には３００から
４００ｎｍの厚さに形成される。さらに、前記素子領域
２１Ａを覆うように、基板２１の表面に、ゲート酸化膜
として使われる熱酸化膜２１３が、典型的には６ｎｍの
厚さに形成される。
Ｓｉ基板１に対応するＳｉ基板２１上にはｐ型あるいは
ｎ型にドープされたウェル２１ａが形成されており、基
板２１上には、素子領域２１Ａを画成するフィールド酸
化膜２２が、ウェット酸化により典型的には３００から
４００ｎｍの厚さに形成される。さらに、前記素子領域
２１Ａを覆うように、基板２１の表面に、ゲート酸化膜
として使われる熱酸化膜２１３が、典型的には６ｎｍの
厚さに形成される。
【００２５】さらに、図６（Ｂ）の工程において、前記
図６（Ａ）の構造上に、図１０（Ｂ）のポリシリコン膜
４に対応するポリシリコン膜２４が、８００〜９００°
Ｃの温度で実行されるＣＶＤ工程により、典型的には１
５ｎｍの厚さに堆積され、図６（Ｃ）の工程においてＲ
ＩＥ法等の異方性エッチング工程によりパターニングさ
れてゲート電極２４Ａが形成される。
図６（Ａ）の構造上に、図１０（Ｂ）のポリシリコン膜
４に対応するポリシリコン膜２４が、８００〜９００°
Ｃの温度で実行されるＣＶＤ工程により、典型的には１
５ｎｍの厚さに堆積され、図６（Ｃ）の工程においてＲ
ＩＥ法等の異方性エッチング工程によりパターニングさ
れてゲート電極２４Ａが形成される。
【００２６】次に、図６（Ｃ）の工程で、前記ゲート電
極２４ＡをマスクにＢ等のｐ型ドーパントあるいはＡ
ｓ，Ｐ等のｎ型ドーパントを基板２１中にイオン注入に
より導入し、それぞれソース領域およびドレイン領域に
対応する拡散領域２１Ｂ，２１Ｃを基板２１中に形成す
る。さらに、前記イオン注入工程の後、図６（Ｃ）のゲ
ート酸化膜２３中にＮ+ をイオン注入により導入する。
その際、導入されたＮ+が前記ゲート酸化膜２３を貫通
して基板２１に到達しないように、加速電圧は１０ｋｅ
Ｖ以下に、またドーズは前記膜２３中のダングリングボ
ンドが終端されるに十分なように、１〜３×１０14ｃｍ
-2程度に設定される。
極２４ＡをマスクにＢ等のｐ型ドーパントあるいはＡ
ｓ，Ｐ等のｎ型ドーパントを基板２１中にイオン注入に
より導入し、それぞれソース領域およびドレイン領域に
対応する拡散領域２１Ｂ，２１Ｃを基板２１中に形成す
る。さらに、前記イオン注入工程の後、図６（Ｃ）のゲ
ート酸化膜２３中にＮ+ をイオン注入により導入する。
その際、導入されたＮ+が前記ゲート酸化膜２３を貫通
して基板２１に到達しないように、加速電圧は１０ｋｅ
Ｖ以下に、またドーズは前記膜２３中のダングリングボ
ンドが終端されるに十分なように、１〜３×１０14ｃｍ
-2程度に設定される。
【００２７】さらに、図７（Ｄ）の工程で、図６（Ｃ）
の構造上にＣＶＤ−ＳｉＯ2 膜２５を、約８００°Ｃの
ＣＶＤ法により約１００ｎｍの厚さに形成する。さら
に、図７（Ｅ）に示すように、前記ＣＶＤ−ＳｉＯ2 膜
２５を基板２１の主面に垂直な方向に一様にＲＩＥ法を
使った異方性エッチングによりエッチングし、結果ゲー
ト電極２４Ａの両側壁に側壁酸化膜２５Ａ，２５Ｂをそ
れぞれ形成する。さらに、前記側壁酸化膜２５Ａ，２５
Ｂが形成された状態で前記ｐ型あるいはｎ型ドーパント
をイオン注入することにより、前記拡散領域２１Ｂ，２
１Ｃの内側に、よりドーピングレベルの高い拡散領域２
１Ｂ’，２１Ｃ’をそれぞれ形成しＬＤＤ構造を形成す
る。
の構造上にＣＶＤ−ＳｉＯ2 膜２５を、約８００°Ｃの
ＣＶＤ法により約１００ｎｍの厚さに形成する。さら
に、図７（Ｅ）に示すように、前記ＣＶＤ−ＳｉＯ2 膜
２５を基板２１の主面に垂直な方向に一様にＲＩＥ法を
使った異方性エッチングによりエッチングし、結果ゲー
ト電極２４Ａの両側壁に側壁酸化膜２５Ａ，２５Ｂをそ
れぞれ形成する。さらに、前記側壁酸化膜２５Ａ，２５
Ｂが形成された状態で前記ｐ型あるいはｎ型ドーパント
をイオン注入することにより、前記拡散領域２１Ｂ，２
１Ｃの内側に、よりドーピングレベルの高い拡散領域２
１Ｂ’，２１Ｃ’をそれぞれ形成しＬＤＤ構造を形成す
る。
【００２８】さらに、図８（Ｆ）の工程において、図７
（Ｅ）の構造上にＳｉＯ2 よりなる層間絶縁膜２６が適
当な厚さに堆積され、さらに図８（Ｇ）の工程において
オーミック電極２７Ａ，２７Ｂが、前記層間絶縁膜２６
中に形成されたコンタクトホールを介して、それぞれ拡
散領域２１Ｃおよび２１Ｂとオーミック接触するように
形成される。
（Ｅ）の構造上にＳｉＯ2 よりなる層間絶縁膜２６が適
当な厚さに堆積され、さらに図８（Ｇ）の工程において
オーミック電極２７Ａ，２７Ｂが、前記層間絶縁膜２６
中に形成されたコンタクトホールを介して、それぞれ拡
散領域２１Ｃおよび２１Ｂとオーミック接触するように
形成される。
【００２９】本実施例でも、図６（Ｃ）のゲート酸化膜
２３中にＮを導入するイオン注入工程が、前記ゲート電
極２４Ａをマスクにして実行されるため、前記ゲート酸
化膜２３のうち、ＭＯＳトランジスタのチャネル領域を
覆う部分には実質的なＮの導入は生じない。このため、
ゲート酸化膜２３へのＮの導入により、半導体装置のし
きい値特性あるいはフラットバンド特性が実質的に変化
することはない。一方、ゲート酸化膜２３のうち、ホッ
トキャリアのトラップが生じやすいドレイン端に対応す
る領域にはＮが高濃度で導入されるため、膜２３を構成
するＳｉＯ2 構造中のダングリングボンドが効果的に終
端され、ホットキャリアの注入が生じてもそれがトラッ
プされるサイトが消滅する。このため、注入された電子
あるいはホールよりなるキャリアがゲート絶縁膜２３に
トラップされることがない。
２３中にＮを導入するイオン注入工程が、前記ゲート電
極２４Ａをマスクにして実行されるため、前記ゲート酸
化膜２３のうち、ＭＯＳトランジスタのチャネル領域を
覆う部分には実質的なＮの導入は生じない。このため、
ゲート酸化膜２３へのＮの導入により、半導体装置のし
きい値特性あるいはフラットバンド特性が実質的に変化
することはない。一方、ゲート酸化膜２３のうち、ホッ
トキャリアのトラップが生じやすいドレイン端に対応す
る領域にはＮが高濃度で導入されるため、膜２３を構成
するＳｉＯ2 構造中のダングリングボンドが効果的に終
端され、ホットキャリアの注入が生じてもそれがトラッ
プされるサイトが消滅する。このため、注入された電子
あるいはホールよりなるキャリアがゲート絶縁膜２３に
トラップされることがない。
【００３０】図９は、図４（Ｇ）のＭＯＳトランジスタ
を使って６４ＭビットＤＲＡＭを形成した場合のドレイ
ン電流Ｉｄの劣化を、ストレス時間の関数として示す。
ただし、ＭＯＳトランジスタのゲート酸化膜の厚さは１
０ｎｍとしている。また、図９中には、同じＭＯＳトラ
ンジスタのゲート酸化膜をＮの添加なしに形成した場合
（Ｒｅｆ）と、酸素雰囲気中で熱処理した場合（ＨＴ
Ｏ）の結果を、比較のために示している。
を使って６４ＭビットＤＲＡＭを形成した場合のドレイ
ン電流Ｉｄの劣化を、ストレス時間の関数として示す。
ただし、ＭＯＳトランジスタのゲート酸化膜の厚さは１
０ｎｍとしている。また、図９中には、同じＭＯＳトラ
ンジスタのゲート酸化膜をＮの添加なしに形成した場合
（Ｒｅｆ）と、酸素雰囲気中で熱処理した場合（ＨＴ
Ｏ）の結果を、比較のために示している。
【００３１】図９を参照するに、本発明により、ゲート
直下の領域を除いてゲート酸化膜中に窒素を導入したＭ
ＯＳトランジスタでは、ドレイン電流の変化率ないし劣
化率が、×で示したように、従来のものよりもはるかに
小さいことがわかる。
直下の領域を除いてゲート酸化膜中に窒素を導入したＭ
ＯＳトランジスタでは、ドレイン電流の変化率ないし劣
化率が、×で示したように、従来のものよりもはるかに
小さいことがわかる。
【００３２】
【発明の効果】請求項１〜５記載の本発明の特徴によれ
ば、基板と、前記基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、前記基
板中、前記ゲート電極の両側に形成された第１および第
２の拡散領域とよりなる半導体装置において、前記ゲー
ト酸化膜を、前記ゲート電極直下の第１の領域と、前記
第１の領域に隣接する第２の領域とより構成し、Ｎを前
記ゲート酸化膜中に、前記第２の領域におけるＮの濃度
の方が、前記第１の領域におけるＮの濃度よりも実質的
に大きくなるように含ませることにより、ドレイン端近
傍における前記ゲート酸化膜中へのホットキャリアのト
ラップを抑止できると同時に、前記ゲート酸化膜へのＮ
の導入に伴う半導体装置のしきい値特性の変動を回避す
ることが可能になる。
ば、基板と、前記基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、前記基
板中、前記ゲート電極の両側に形成された第１および第
２の拡散領域とよりなる半導体装置において、前記ゲー
ト酸化膜を、前記ゲート電極直下の第１の領域と、前記
第１の領域に隣接する第２の領域とより構成し、Ｎを前
記ゲート酸化膜中に、前記第２の領域におけるＮの濃度
の方が、前記第１の領域におけるＮの濃度よりも実質的
に大きくなるように含ませることにより、ドレイン端近
傍における前記ゲート酸化膜中へのホットキャリアのト
ラップを抑止できると同時に、前記ゲート酸化膜へのＮ
の導入に伴う半導体装置のしきい値特性の変動を回避す
ることが可能になる。
【００３３】請求項６記載の本発明の特徴によれば、基
板上にゲート酸化膜を形成する工程と、前記ゲート酸化
膜を形成する工程の後、前記ゲート酸化膜上にゲート電
極パターンを形成する工程とよりなる半導体装置の製造
方法において、さらに、前記ゲート電極パターンを形成
する工程の後、前記ゲート電極パターンをマスクとし
て、前記ゲート酸化膜中にＮを導入する工程を行うこと
により、前記ゲート酸化膜中に、チャネル領域直上の部
分を避けて選択的にＮを導入することが可能になる。か
かる、ゲート酸化膜のうちゲート電極パターンの両側の
露出した部分はゲート電極パターンのパターニングの際
に損傷を受けやすく、そのためドレイン端近傍で発生す
るホットキャリアのトラップとなりやすい。本発明によ
れば、かかるホットキャリアのトラップとなりやすい部
分に選択的にＮを導入するため、ホットキャリアのトラ
ップの問題が効果的に抑止される。
板上にゲート酸化膜を形成する工程と、前記ゲート酸化
膜を形成する工程の後、前記ゲート酸化膜上にゲート電
極パターンを形成する工程とよりなる半導体装置の製造
方法において、さらに、前記ゲート電極パターンを形成
する工程の後、前記ゲート電極パターンをマスクとし
て、前記ゲート酸化膜中にＮを導入する工程を行うこと
により、前記ゲート酸化膜中に、チャネル領域直上の部
分を避けて選択的にＮを導入することが可能になる。か
かる、ゲート酸化膜のうちゲート電極パターンの両側の
露出した部分はゲート電極パターンのパターニングの際
に損傷を受けやすく、そのためドレイン端近傍で発生す
るホットキャリアのトラップとなりやすい。本発明によ
れば、かかるホットキャリアのトラップとなりやすい部
分に選択的にＮを導入するため、ホットキャリアのトラ
ップの問題が効果的に抑止される。
【００３４】請求項７記載の本発明の特徴によれば、前
記ゲート酸化膜中にＮを導入する工程を、前記ゲート酸
化膜をＮを含む雰囲気中に露出し、熱処理を行うことに
より実行することにより、隣接するＣＶＤ工程と同一の
堆積装置中において、途中で基板を堆積装置外に取り出
す必要なく実行でき、半導体装置の製造スループットが
向上する。
記ゲート酸化膜中にＮを導入する工程を、前記ゲート酸
化膜をＮを含む雰囲気中に露出し、熱処理を行うことに
より実行することにより、隣接するＣＶＤ工程と同一の
堆積装置中において、途中で基板を堆積装置外に取り出
す必要なく実行でき、半導体装置の製造スループットが
向上する。
【００３５】請求項８記載の本発明の特徴によれば、前
記雰囲気としてＮＯを含む雰囲気を使い、前記熱処理を
約８００°Ｃにおいて実行することにより、熱処理工程
を、隣接するＣＶＤ工程と連続して、同一の堆積装置中
において、実質的に同一の温度で実行することが可能に
なる。請求項９記載の本発明の特徴によれば、前記雰囲
気としてＮ2 Ｏを含む雰囲気を使い、前記熱処理は約９
００°Ｃにおいて実行することにより、熱処理工程を、
隣接するＣＶＤ工程と実質的に連続して、クラスタ型堆
積装置中において効率良く実行することが可能になる。
記雰囲気としてＮＯを含む雰囲気を使い、前記熱処理を
約８００°Ｃにおいて実行することにより、熱処理工程
を、隣接するＣＶＤ工程と連続して、同一の堆積装置中
において、実質的に同一の温度で実行することが可能に
なる。請求項９記載の本発明の特徴によれば、前記雰囲
気としてＮ2 Ｏを含む雰囲気を使い、前記熱処理は約９
００°Ｃにおいて実行することにより、熱処理工程を、
隣接するＣＶＤ工程と実質的に連続して、クラスタ型堆
積装置中において効率良く実行することが可能になる。
【００３６】請求項１０記載の本発明の特徴によれば、
前記ゲート酸化膜中にＮを導入する工程を、イオン注入
法により実行することにより、Ｎの導入を、ゲート電極
パターンをマスクとして行う基板中への不純物元素のイ
オン注入工程と実質的に連続して、同一のイオン注入装
置を使って実行することが可能になる。また、かかる工
程では、イオン注入に引き続く不純物元素の活性化のた
めの熱処理を共通に実行することが可能になる。。
前記ゲート酸化膜中にＮを導入する工程を、イオン注入
法により実行することにより、Ｎの導入を、ゲート電極
パターンをマスクとして行う基板中への不純物元素のイ
オン注入工程と実質的に連続して、同一のイオン注入装
置を使って実行することが可能になる。また、かかる工
程では、イオン注入に引き続く不純物元素の活性化のた
めの熱処理を共通に実行することが可能になる。。
【００３７】請求項１１記載の本発明の特徴によれば、
前記イオン注入工程を１０ｋｅＶ以下の加速電圧で実行
することにより、イオン注入によりゲート酸化膜中に導
入されたＮを、ゲート酸化膜内に保持することが可能に
なる。請求項１２記載の本発明の特徴によれば、前記イ
オン注入工程を１〜３×１０14ｃｍ-2のドーズ量で実行
することにより、前記ゲート酸化膜中に、Ｎを１％程度
の濃度で導入することができ、ゲート酸化膜中における
ホットキャリアのトラップの問題が効果的に抑止され
る。
前記イオン注入工程を１０ｋｅＶ以下の加速電圧で実行
することにより、イオン注入によりゲート酸化膜中に導
入されたＮを、ゲート酸化膜内に保持することが可能に
なる。請求項１２記載の本発明の特徴によれば、前記イ
オン注入工程を１〜３×１０14ｃｍ-2のドーズ量で実行
することにより、前記ゲート酸化膜中に、Ｎを１％程度
の濃度で導入することができ、ゲート酸化膜中における
ホットキャリアのトラップの問題が効果的に抑止され
る。
【００３８】請求項１３記載の本発明の特徴によれば、
さらに、前記ゲート電極パターンを形成する工程の後、
前記ゲート電極パターンをマスクとして前記ゲート酸化
膜中に不純物元素を導入し、前記ゲート酸化膜中の前記
ゲート電極パターンの両側の領域に拡散領域を形成する
工程を行い、前記不純物元素を導入する工程を、前記Ｎ
を導入する工程に先立って実行することにより、前記不
純物元素の活性化工程を、前記熱処理工程で兼用するこ
とが可能になる。
さらに、前記ゲート電極パターンを形成する工程の後、
前記ゲート電極パターンをマスクとして前記ゲート酸化
膜中に不純物元素を導入し、前記ゲート酸化膜中の前記
ゲート電極パターンの両側の領域に拡散領域を形成する
工程を行い、前記不純物元素を導入する工程を、前記Ｎ
を導入する工程に先立って実行することにより、前記不
純物元素の活性化工程を、前記熱処理工程で兼用するこ
とが可能になる。
【図１】本発明の原理を説明する図である。
【図２】（Ａ）〜（Ｃ）は本発明の第１実施例による半
導体装置の製造工程を説明する図（その一）である。
導体装置の製造工程を説明する図（その一）である。
【図３】（Ｄ），（Ｅ）は本発明の第１実施例による半
導体装置の製造工程を説明する図（その二）である。
導体装置の製造工程を説明する図（その二）である。
【図４】（Ｆ），（Ｇ）は本発明の第１実施例による半
導体装置の製造工程を説明する図（その三）である。
導体装置の製造工程を説明する図（その三）である。
【図５】第１実施例によるゲート酸化膜中におけるＮの
分布を示す図である。
分布を示す図である。
【図６】（Ａ）〜（Ｃ）は本発明の第２実施例による半
導体装置の製造工程を説明する図（その一）である。
導体装置の製造工程を説明する図（その一）である。
【図７】（Ｄ），（Ｅ）は本発明の第２実施例による半
導体装置の製造工程を説明する図（その二）である。
導体装置の製造工程を説明する図（その二）である。
【図８】（Ｆ），（Ｇ）は本発明の第２実施例による半
導体装置の製造工程を説明する図（その三）である。
導体装置の製造工程を説明する図（その三）である。
【図９】本発明の効果を示す図である。
【図１０】（Ａ）〜（Ｃ）は従来の半導体装置の製造工
程を示す図（その一）である。
程を示す図（その一）である。
【図１１】（Ｄ）は従来の半導体装置の製造工程を示す
図（その二）である。
図（その二）である。
【図１２】従来の半導体装置の問題点を説明する図であ
る。
る。
【図１３】（Ａ），（Ｂ）は従来の半導体装置の問題点
を説明する別の図である。
を説明する別の図である。
１，１１，２１ 基板 １１ａ，２１ａ ウェル １Ａ，１１Ａ，２１Ａ 素子領域 １Ｂ，１Ｂ’，１Ｃ，１Ｃ’，１１Ｂ，１１Ｂ’，１１
Ｃ，１１Ｃ’，２１Ｂ，２１Ｂ’，２１Ｃ，２１Ｃ’
拡散領域 ２，１２，２２ フィールド酸化膜 ３，１３，３３ ゲート酸化膜 ４，１４，２４ ポリシリコン層 ４Ａ，１４Ａ，２４Ａ ゲート電極パターン ５，１５，２５ 酸化膜 ５Ａ，５Ｂ，１５Ａ，１５Ｂ，２５Ａ，２５Ｂ 側壁酸
化膜 １６，２６ 層間絶縁膜 １７Ａ，１７Ｂ，２７Ａ，２７Ｂ オーミック電極
Ｃ，１１Ｃ’，２１Ｂ，２１Ｂ’，２１Ｃ，２１Ｃ’
拡散領域 ２，１２，２２ フィールド酸化膜 ３，１３，３３ ゲート酸化膜 ４，１４，２４ ポリシリコン層 ４Ａ，１４Ａ，２４Ａ ゲート電極パターン ５，１５，２５ 酸化膜 ５Ａ，５Ｂ，１５Ａ，１５Ｂ，２５Ａ，２５Ｂ 側壁酸
化膜 １６，２６ 層間絶縁膜 １７Ａ，１７Ｂ，２７Ａ，２７Ｂ オーミック電極
Claims (13)
- 【請求項１】 基板と、前記基板上に形成されたゲート
酸化膜と、前記ゲート酸化膜上に形成されたゲート電極
と、前記基板中、前記ゲート電極の両側に形成された第
１および第２の拡散領域とよりなる半導体装置におい
て、 前記ゲート酸化膜は、前記ゲート電極直下の第１の領域
と、前記第１の領域に隣接する第２の領域とにおいて、
Ｎ（窒素）を、前記第２の領域におけるＮの濃度の方
か、前記第１の領域におけるＮの濃度よりも実質的に大
きくなるように含むことを特徴とする半導体装置。 - 【請求項２】 前記ゲート酸化膜中において、Ｎは、前
記ゲート酸化膜と前記基板との境界面近傍にピークを有
するように分布することを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記ゲート酸化膜中、前記第２の領域に
おいて、Ｎは約０．５％以上の濃度を有することを特徴
とする請求項１または２記載の半導体装置。 - 【請求項４】 前記ゲート酸化膜中、前記第２の領域に
おいて、Ｎは１％以上の濃度を有することを特徴とする
請求項１または２記載の半導体装置。 - 【請求項５】 前記ゲート酸化膜中、前記第２の領域に
おいて、Ｎは２％以上の濃度を有することを特徴とする
請求項１または２記載の半導体装置。 - 【請求項６】 基板上にゲート酸化膜を形成する工程
と、前記ゲート酸化膜を形成する工程の後、前記ゲート
酸化膜上にゲート電極パターンを形成する工程とよりな
る半導体装置の製造方法において、 さらに、前記ゲート電極パターンを形成する工程の後、
前記ゲート電極パターンをマスクとして、前記ゲート酸
化膜中にＮを導入する工程を含むことを特徴とする半導
体装置の製造方法。 - 【請求項７】 前記ゲート酸化膜中にＮを導入する工程
は、前記ゲート酸化膜をＮを含む雰囲気中に露出し、熱
処理を行うことにより実行されることを特徴とする請求
項６記載の半導体装置の製造方法。 - 【請求項８】 前記雰囲気はＮＯを含み、前記熱処理は
約８００°Ｃにおいて実行されることを特徴とする請求
項７記載の半導体装置の製造方法。 - 【請求項９】 前記雰囲気はＮ2 Ｏを含み、前記熱処理
は約９００°Ｃにおいて実行されることを特徴とする請
求項７記載の半導体装置の製造方法。 - 【請求項１０】 前記ゲート酸化膜中にＮを導入する工
程は、イオン注入法により実行されることを特徴とする
請求項７記載の半導体装置の製造方法。 - 【請求項１１】 前記イオン注入工程は、１０ｋｅＶ以
下の加速電圧で実行されることを特徴とする請求項１０
記載の半導体装置の製造方法。 - 【請求項１２】 前記イオン注入工程は、１〜３×１０
14ｃｍ-2のドーズ量で実行されることを特徴とする請求
項１０または１１記載の半導体装置の製造方法。 - 【請求項１３】 さらに、前記ゲート電極パターンを形
成する工程の後、前記ゲート電極パターンをマスクとし
て、前記ゲート酸化膜中に不純物元素を導入し、前記ゲ
ート酸化膜中、前記ゲート電極パターンの両側の領域に
拡散領域を形成する工程を含み、前記不純物元素を導入
する工程は、前記Ｎを導入する工程に先立って実行され
ることを特徴とする請求項６記載の半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05208597A JP3949211B2 (ja) | 1997-03-06 | 1997-03-06 | 半導体装置の製造方法 |
| US08/917,936 US5990517A (en) | 1997-03-06 | 1997-08-27 | Semiconductor memory device containing nitrogen in a gate oxide film |
| US09/428,052 US6979658B2 (en) | 1997-03-06 | 1999-10-27 | Method of fabricating a semiconductor device containing nitrogen in a gate oxide film |
| US10/170,688 US7005393B2 (en) | 1997-03-06 | 2002-06-14 | Method of fabricating a semiconductor device containing nitrogen in an oxide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05208597A JP3949211B2 (ja) | 1997-03-06 | 1997-03-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256537A true JPH10256537A (ja) | 1998-09-25 |
| JP3949211B2 JP3949211B2 (ja) | 2007-07-25 |
Family
ID=12905001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05208597A Expired - Lifetime JP3949211B2 (ja) | 1997-03-06 | 1997-03-06 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5990517A (ja) |
| JP (1) | JP3949211B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3472482B2 (ja) * | 1998-06-30 | 2003-12-02 | 富士通株式会社 | 半導体装置の製造方法と製造装置 |
| JP2000183346A (ja) * | 1998-12-15 | 2000-06-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7087508B2 (en) * | 2003-10-30 | 2006-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of improving short channel effect and gate oxide reliability by nitrogen plasma treatment before spacer deposition |
| US7670892B2 (en) * | 2005-11-07 | 2010-03-02 | Texas Instruments Incorporated | Nitrogen based implants for defect reduction in strained silicon |
Family Cites Families (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63269536A (ja) * | 1987-04-27 | 1988-11-07 | Seiko Instr & Electronics Ltd | 半導体製造装置 |
| JPH0410547A (ja) * | 1990-04-27 | 1992-01-14 | Nec Corp | 半導体装置の製造方法 |
| JPH04116869A (ja) | 1990-09-06 | 1992-04-17 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| JPH04139882A (ja) * | 1990-10-01 | 1992-05-13 | Nec Corp | 薄膜トランジスタ |
| JP2652108B2 (ja) * | 1991-09-05 | 1997-09-10 | 三菱電機株式会社 | 電界効果トランジスタおよびその製造方法 |
| US5726087A (en) * | 1992-04-30 | 1998-03-10 | Motorola, Inc. | Method of formation of semiconductor gate dielectric |
| JPH06204465A (ja) * | 1992-12-28 | 1994-07-22 | Kawasaki Steel Corp | ゲート酸化膜の形成方法 |
| EP0617461B1 (en) * | 1993-03-24 | 1997-09-10 | AT&T Corp. | Oxynitride dielectric process for IC manufacture |
| US5464792A (en) * | 1993-06-07 | 1995-11-07 | Motorola, Inc. | Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device |
| JPH0730113A (ja) * | 1993-07-09 | 1995-01-31 | Sony Corp | Ｍｏｓ型トランジスタの製造方法 |
| US5596218A (en) * | 1993-10-18 | 1997-01-21 | Digital Equipment Corporation | Hot carrier-hard gate oxides by nitrogen implantation before gate oxidation |
| JPH07226499A (ja) | 1993-10-27 | 1995-08-22 | Lg Semicon Co Ltd | Ｍｏｓトランジスタの製造方法 |
| KR970009863B1 (ko) * | 1994-01-22 | 1997-06-18 | 금성일렉트론 주식회사 | 반도체 소자의 실리콘절연막형성방법 |
| US5591681A (en) * | 1994-06-03 | 1997-01-07 | Advanced Micro Devices, Inc. | Method for achieving a highly reliable oxide film |
| US5508532A (en) * | 1994-06-16 | 1996-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with braded silicon nitride |
| JPH08139315A (ja) * | 1994-11-09 | 1996-05-31 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ、半導体装置及びそれらの製造方法 |
| JPH09102550A (ja) * | 1995-05-09 | 1997-04-15 | Mosel Vitelic Inc | Ｌｄｄ ｃｍｏｓ形成方法 |
| US5674788A (en) * | 1995-06-06 | 1997-10-07 | Advanced Micro Devices, Inc. | Method of forming high pressure silicon oxynitride gate dielectrics |
| US5516707A (en) * | 1995-06-12 | 1996-05-14 | Vlsi Technology, Inc. | Large-tilted-angle nitrogen implant into dielectric regions overlaying source/drain regions of a transistor |
| US5650344A (en) * | 1995-07-17 | 1997-07-22 | Harris Corporation | Method of making non-uniformly nitrided gate oxide |
| SG50741A1 (en) * | 1995-07-26 | 1998-07-20 | Chartered Semiconductor Mfg | Method for minimizing the hot carrier effect in m-mosfet devices |
| JPH0964362A (ja) | 1995-08-21 | 1997-03-07 | Ricoh Co Ltd | Ｍｏｓ型半導体装置とその製造方法 |
| US5834351A (en) * | 1995-08-25 | 1998-11-10 | Macronix International, Co. Ltd. | Nitridation process with peripheral region protection |
| JP2778553B2 (ja) * | 1995-09-29 | 1998-07-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH09129872A (ja) | 1995-11-01 | 1997-05-16 | Sharp Corp | 半導体素子の製造方法 |
| US5616519A (en) * | 1995-11-02 | 1997-04-01 | Chartered Semiconductor Manufacturing Pte Ltd. | Non-etch back SOG process for hot aluminum metallizations |
| US5605848A (en) * | 1995-12-27 | 1997-02-25 | Chartered Semiconductor Manufacturing Pte Ltd. | Dual ion implantation process for gate oxide improvement |
| JPH1079506A (ja) * | 1996-02-07 | 1998-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5880040A (en) * | 1996-04-15 | 1999-03-09 | Macronix International Co., Ltd. | Gate dielectric based on oxynitride grown in N2 O and annealed in NO |
| JPH09307106A (ja) * | 1996-05-20 | 1997-11-28 | Nec Corp | 半導体装置の製造方法 |
| JPH09312393A (ja) * | 1996-05-22 | 1997-12-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6136654A (en) * | 1996-06-07 | 2000-10-24 | Texas Instruments Incorporated | Method of forming thin silicon nitride or silicon oxynitride gate dielectrics |
| US5872049A (en) * | 1996-06-19 | 1999-02-16 | Advanced Micro Devices, Inc. | Nitrogenated gate structure for improved transistor performance and method for making same |
| US5747882A (en) * | 1996-11-07 | 1998-05-05 | Advanced Micro Devices, Inc. | Device including means for preventing tungsten silicide lifting, and method of fabrication thereof |
| US5783469A (en) * | 1996-12-10 | 1998-07-21 | Advanced Micro Devices, Inc. | Method for making nitrogenated gate structure for improved transistor performance |
| US5923983A (en) * | 1996-12-23 | 1999-07-13 | Advanced Micro Devices, Inc. | Integrated circuit gate conductor having a gate dielectric which is substantially resistant to hot carrier effects |
| JPH10189949A (ja) * | 1996-12-24 | 1998-07-21 | Sony Corp | Ｍｏｓ型半導体装置およびその製造方法 |
| US5804496A (en) * | 1997-01-08 | 1998-09-08 | Advanced Micro Devices | Semiconductor device having reduced overlap capacitance and method of manufacture thereof |
| US5786254A (en) * | 1997-03-19 | 1998-07-28 | Advanced Micro Devices, Inc. | Hot-carrier reliability in submicron MOS devices by oxynitridation |
| US5861335A (en) * | 1997-03-21 | 1999-01-19 | Advanced Micro Devices, Inc. | Semiconductor fabrication employing a post-implant anneal within a low temperature high pressure nitrogen ambient to improve channel and gate oxide reliability |
| US5834353A (en) * | 1997-10-20 | 1998-11-10 | Texas Instruments-Acer Incorporated | Method of making deep sub-micron meter MOSFET with a high permitivity gate dielectric |
| US6110784A (en) * | 1998-07-28 | 2000-08-29 | Advanced Micro Devices, Inc. | Method of integration of nitrogen bearing high K film |
-
1997
- 1997-03-06 JP JP05208597A patent/JP3949211B2/ja not_active Expired - Lifetime
- 1997-08-27 US US08/917,936 patent/US5990517A/en not_active Expired - Lifetime
-
1999
- 1999-10-27 US US09/428,052 patent/US6979658B2/en not_active Expired - Lifetime
-
2002
- 2002-06-14 US US10/170,688 patent/US7005393B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020052087A1 (en) | 2002-05-02 |
| JP3949211B2 (ja) | 2007-07-25 |
| US20020151099A1 (en) | 2002-10-17 |
| US6979658B2 (en) | 2005-12-27 |
| US7005393B2 (en) | 2006-02-28 |
| US5990517A (en) | 1999-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6475888B1 (en) | Method for forming ultra-shallow junctions using laser annealing | |
| JP4582837B2 (ja) | 半導体装置の製造方法 | |
| JPH05326552A (ja) | 半導体素子およびその製造方法 | |
| US7981735B2 (en) | Method of manufacturing a Schottky barrier tunnel transistor | |
| JP3314683B2 (ja) | 半導体装置の製造方法 | |
| US7217625B2 (en) | Method of fabricating a semiconductor device having a shallow source/drain region | |
| JP3949211B2 (ja) | 半導体装置の製造方法 | |
| KR100444918B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100588658B1 (ko) | 반도체 장치의 모스 트랜지스터 제조 방법 | |
| JP3061025B2 (ja) | 半導体装置の製造方法 | |
| JP2004031494A (ja) | 電界効果型トランジスタの製造方法 | |
| KR100549941B1 (ko) | 반도체소자의 게이트전극 구조 | |
| JP2005175143A (ja) | 半導体装置およびその製造方法 | |
| KR100632043B1 (ko) | 반도체 장치의 모스 트랜지스터 제조 방법 | |
| US6238958B1 (en) | Method for forming a transistor with reduced source/drain series resistance | |
| JPH11135773A (ja) | 半導体装置及びその製造方法 | |
| KR0167231B1 (ko) | 반도체장치의 격리방법 | |
| JP2010278464A (ja) | 半導体装置の製造方法 | |
| JP2005032997A (ja) | シャロートレンチ分離構造を有する半導体装置の製造方法 | |
| JP2014140025A (ja) | 半導体装置の製造方法 | |
| JPH10189952A (ja) | 半導体装置およびその製造方法 | |
| KR100871356B1 (ko) | 반도체소자의 보론 침투 방지방법 | |
| KR20090034535A (ko) | 모스 트랜지스터 제조방법 | |
| JPH10321544A (ja) | 半導体装置の製造方法 | |
| KR20060019377A (ko) | 반도체 장치의 모스 트랜지스터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050314 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050412 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050607 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050707 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050729 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070316 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070418 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100427 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140427 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |