JPH07226499A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
- Publication number
- JPH07226499A JPH07226499A JP28981893A JP28981893A JPH07226499A JP H07226499 A JPH07226499 A JP H07226499A JP 28981893 A JP28981893 A JP 28981893A JP 28981893 A JP28981893 A JP 28981893A JP H07226499 A JPH07226499 A JP H07226499A
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- JP
- Japan
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- film
- rno
- gate
- substrate
- oxide film
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Abstract
(57)【要約】
【目的】 従来より工程の単純化されたＬＤＤ ＭＯＳ
トランジスタの製造方法を提供すること。 【構成】 第１導電型の半導体基板（３１）上に酸化膜
とポリシリコン膜を蒸着しパターニングしてゲート絶縁
膜（３３）およびゲート（３５）を形成するステップ
と、Ｎ2Ｏ 雰囲気下において１回のアニーリング工程を
施してＲＮＯ膜（３７）を基板全面に形成するステップ
と、ゲート（３５）をマスクとして第２導電型の不純物
をイオン注入して低濃度のソース／ドレーン領域（３
９）を形成するステップと、基板全面に酸化膜を蒸着し
異方性エッチングしてＲＮＯ側壁（４１）とスペーサ
（４３）を形成するステップと、スペーサ（４３）およ
びゲート（３５）をマスクとして第２導電型の不純物を
イオン注入して高濃度のソース／ドレーン領域（４５）
を形成するステップとを含む。
トランジスタの製造方法を提供すること。 【構成】 第１導電型の半導体基板（３１）上に酸化膜
とポリシリコン膜を蒸着しパターニングしてゲート絶縁
膜（３３）およびゲート（３５）を形成するステップ
と、Ｎ2Ｏ 雰囲気下において１回のアニーリング工程を
施してＲＮＯ膜（３７）を基板全面に形成するステップ
と、ゲート（３５）をマスクとして第２導電型の不純物
をイオン注入して低濃度のソース／ドレーン領域（３
９）を形成するステップと、基板全面に酸化膜を蒸着し
異方性エッチングしてＲＮＯ側壁（４１）とスペーサ
（４３）を形成するステップと、スペーサ（４３）およ
びゲート（３５）をマスクとして第２導電型の不純物を
イオン注入して高濃度のソース／ドレーン領域（４５）
を形成するステップとを含む。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
製造方法に関し、特にＮ2Ｏ 雰囲気において、１回のア
ニーリング工程を施してゲート側壁にＲＮＯ膜を形成す
ることができるＬＤＤ ＭＯＳトランジスタの製造方法
に関する。
製造方法に関し、特にＮ2Ｏ 雰囲気において、１回のア
ニーリング工程を施してゲート側壁にＲＮＯ膜を形成す
ることができるＬＤＤ ＭＯＳトランジスタの製造方法
に関する。
【０００２】
【従来の技術】素子の大さの小型化にしたがってＭＯＳ
トランジスタのホットキャリヤ効果は大きい問題となっ
てきた。０．５μ以下（Ｓｕｂ−ｈａｌｆ ｍｉｃｒｏ
ｎ）のＭＯＳトランジスタのホットキャリヤ効果を低減
させるための一つの方法としてＬＤＤ構造のＭＯＳトラ
ンジスタが提案された。
トランジスタのホットキャリヤ効果は大きい問題となっ
てきた。０．５μ以下（Ｓｕｂ−ｈａｌｆ ｍｉｃｒｏ
ｎ）のＭＯＳトランジスタのホットキャリヤ効果を低減
させるための一つの方法としてＬＤＤ構造のＭＯＳトラ
ンジスタが提案された。
【０００３】図１〜図４は従来のＬＤＤ構造を有するＭ
ＯＳトランジスタの製造工程図である。従来のＬＤＤ構
造を有するＭＯＳトランジスタの製造方法は、図１に示
すように、Ｐ型半導体基板１１上にゲート酸化膜１３を
形成するステップと、ゲート酸化膜１３上にポリシリコ
ン膜を塗布しフォトエッチングしてゲート１５を形成す
るステップと、図２に示すように、短い時間の間ゲート
用ポリシリコン膜１５を再酸化させて酸化膜１７を形成
するステップと、ゲート１５をマスクとしてｎ型不純物
を基板１１にイオン注入して低濃度のソース／ドレーン
領域１９を形成するステップと、酸化膜を基板全面に蒸
着し異方性エッチングしてゲート１５の側壁にスペーサ
２１を形成するステップと、ｎ型不純物を基板１１にイ
オン注入して高濃度のソース／ドレーン領域２３を形成
するステップとを含む。
ＯＳトランジスタの製造工程図である。従来のＬＤＤ構
造を有するＭＯＳトランジスタの製造方法は、図１に示
すように、Ｐ型半導体基板１１上にゲート酸化膜１３を
形成するステップと、ゲート酸化膜１３上にポリシリコ
ン膜を塗布しフォトエッチングしてゲート１５を形成す
るステップと、図２に示すように、短い時間の間ゲート
用ポリシリコン膜１５を再酸化させて酸化膜１７を形成
するステップと、ゲート１５をマスクとしてｎ型不純物
を基板１１にイオン注入して低濃度のソース／ドレーン
領域１９を形成するステップと、酸化膜を基板全面に蒸
着し異方性エッチングしてゲート１５の側壁にスペーサ
２１を形成するステップと、ｎ型不純物を基板１１にイ
オン注入して高濃度のソース／ドレーン領域２３を形成
するステップとを含む。
【０００４】従来のＬＤＤ構造ＭＯＳトランジスタは、
ポリシリコン膜をフォトエッチングしてゲート１５を形
成した後、短時間の間再酸化工程を施してゲート１５を
覆う酸化膜１７を形成するが、これは損傷されたゲート
酸化膜１３を元の状態に回復させて全体的に生産収率を
向上させるためである。再酸化工程により形成された酸
化膜１７はスペーサ２１を形成するための酸化膜の異方
性エッチング工程時、ゲート１５の上方に形成されたも
のは除去されるが、側面のものはゲート１５に側壁の形
態として残ることとなる。
ポリシリコン膜をフォトエッチングしてゲート１５を形
成した後、短時間の間再酸化工程を施してゲート１５を
覆う酸化膜１７を形成するが、これは損傷されたゲート
酸化膜１３を元の状態に回復させて全体的に生産収率を
向上させるためである。再酸化工程により形成された酸
化膜１７はスペーサ２１を形成するための酸化膜の異方
性エッチング工程時、ゲート１５の上方に形成されたも
のは除去されるが、側面のものはゲート１５に側壁の形
態として残ることとなる。
【０００５】上記した従来のＬＤＤ ＭＯＳトランジス
タは、ゲート絶縁膜１３として用いられ、再酸化膜１７
がゲート１５の側壁で形成された構造である。ＬＤＤ構
造において、ホットキャリヤによる損傷を最も多く受け
る領域はスペーサ領域である。したがって、図５に示す
ように、ＬＤＤ ＭＯＳトランジスタのスペーサ領域に
ホットキャリヤによって損傷された領域２５が生じるこ
ととなる。これにより、素子の信頼性が低下する問題点
があった。
タは、ゲート絶縁膜１３として用いられ、再酸化膜１７
がゲート１５の側壁で形成された構造である。ＬＤＤ構
造において、ホットキャリヤによる損傷を最も多く受け
る領域はスペーサ領域である。したがって、図５に示す
ように、ＬＤＤ ＭＯＳトランジスタのスペーサ領域に
ホットキャリヤによって損傷された領域２５が生じるこ
ととなる。これにより、素子の信頼性が低下する問題点
があった。
【０００６】このように、スペーサ下方にホットキャリ
ヤにより損傷された領域２５が発生されることを防止す
るために、酸化膜の代わりにＲＮＯ（Ｒｅｏｘｉｄｉｚ
ｅｄＮｉｔｒｉｄｅｄ Ｏｘｉｄｅ）膜をゲート側壁と
して形成する技術が、ＩＥＤＭ １９９１，Ｐ，６４９
−６５２に発表された。
ヤにより損傷された領域２５が発生されることを防止す
るために、酸化膜の代わりにＲＮＯ（Ｒｅｏｘｉｄｉｚ
ｅｄＮｉｔｒｉｄｅｄ Ｏｘｉｄｅ）膜をゲート側壁と
して形成する技術が、ＩＥＤＭ １９９１，Ｐ，６４９
−６５２に発表された。
【０００７】図６〜図１０は従来のホットキャリヤ効果
を防止するためのＲＮＯ膜となる側壁を有するＬＤＤ
ＭＯＳトランジスタの製造工程図を示すものである。図
６に示すように、ｐ型半導体基板３１上に酸化膜とポリ
シリコン膜を順次蒸着し、パターニングしてゲート絶縁
膜３３およびゲート３５を形成する。図７に示すよう
に、再酸化工程を施して再酸化された窒素添加酸化膜
（ＲＮＯ）３７を形成する。ＲＮＯ膜は図１２に示すよ
うに、ゲート３５を形成した後、Ｏ2 雰囲気下でアニー
リングして基板全面に酸化膜を成長させ、ＮＨ3 雰囲気
下でアニーリングして前記酸化膜に窒素を添加させ、か
つ窒素の添加された酸化膜をＯ2 雰囲気下においてさら
にアニーリングする３段階の再酸化工程を施して形成す
る。このようなＲＮＯ膜３７は主にＳｉＯ2 であり、こ
のＳｉＯ2 に約１〜１０％の窒素が含まれている。
を防止するためのＲＮＯ膜となる側壁を有するＬＤＤ
ＭＯＳトランジスタの製造工程図を示すものである。図
６に示すように、ｐ型半導体基板３１上に酸化膜とポリ
シリコン膜を順次蒸着し、パターニングしてゲート絶縁
膜３３およびゲート３５を形成する。図７に示すよう
に、再酸化工程を施して再酸化された窒素添加酸化膜
（ＲＮＯ）３７を形成する。ＲＮＯ膜は図１２に示すよ
うに、ゲート３５を形成した後、Ｏ2 雰囲気下でアニー
リングして基板全面に酸化膜を成長させ、ＮＨ3 雰囲気
下でアニーリングして前記酸化膜に窒素を添加させ、か
つ窒素の添加された酸化膜をＯ2 雰囲気下においてさら
にアニーリングする３段階の再酸化工程を施して形成す
る。このようなＲＮＯ膜３７は主にＳｉＯ2 であり、こ
のＳｉＯ2 に約１〜１０％の窒素が含まれている。
【０００８】上述したような再酸化工程を、ＲＮＯ膜３
７を形成した後、図８に示すように、ｎ型不純物をゲー
ト３５をマスクとして基板３１にイオン注入して低濃度
のソース／ドレーン領域３９を形成する。図９に示すよ
うに、基板全面に酸化膜を蒸着して異方性エッチングす
れば、ＲＮＯ膜となる側壁４１とスペーサ４３とが形成
される。したがって、スペーサ下方、すなわちＳｉ基板
３１とＳｉＯ2 ４３との界面にＲＮＯ膜４１が形成され
る。最終的に、図１１に示すように、スペーサ４３とゲ
ート３５をマスクとしてｎ型不純物を基板３１にイオン
注入して高濃度のソース／ドレーン領域４５を形成す
る。
７を形成した後、図８に示すように、ｎ型不純物をゲー
ト３５をマスクとして基板３１にイオン注入して低濃度
のソース／ドレーン領域３９を形成する。図９に示すよ
うに、基板全面に酸化膜を蒸着して異方性エッチングす
れば、ＲＮＯ膜となる側壁４１とスペーサ４３とが形成
される。したがって、スペーサ下方、すなわちＳｉ基板
３１とＳｉＯ2 ４３との界面にＲＮＯ膜４１が形成され
る。最終的に、図１１に示すように、スペーサ４３とゲ
ート３５をマスクとしてｎ型不純物を基板３１にイオン
注入して高濃度のソース／ドレーン領域４５を形成す
る。
【０００９】上述したような従来のＲＮＯ膜となる側壁
を有するＬＤＤ ＭＯＳトランジスタはシリコン基板３
１とスペーサ４３との界面、すなわちＳｉ／ＳｉＯ2 界
面に、ＲＮＯ膜４１が形成されているので、図１〜図４
の酸化膜となる側壁を有するＬＤＤ ＭＯＳトランジス
タのＳｉ／ＳｉＯ2 界面とは異なってホットキャリヤに
よる損傷領域４７は非常に微細となる。したがって、Ｒ
ＮＯ膜からなる側壁を有するＬＤＤ ＭＯＳトランジス
タは、素子の耐久性を向上して素子の優れた動作特性お
よび長い寿命を得られる利点がある。
を有するＬＤＤ ＭＯＳトランジスタはシリコン基板３
１とスペーサ４３との界面、すなわちＳｉ／ＳｉＯ2 界
面に、ＲＮＯ膜４１が形成されているので、図１〜図４
の酸化膜となる側壁を有するＬＤＤ ＭＯＳトランジス
タのＳｉ／ＳｉＯ2 界面とは異なってホットキャリヤに
よる損傷領域４７は非常に微細となる。したがって、Ｒ
ＮＯ膜からなる側壁を有するＬＤＤ ＭＯＳトランジス
タは、素子の耐久性を向上して素子の優れた動作特性お
よび長い寿命を得られる利点がある。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
ＲＮＯ膜を形成するための再酸化工程は３段階のアニー
リング工程を施さなければならないので工程が複雑にな
り、最適な工程条件を得るために各段階の温度、アニー
リング時間等を最適化しなければならない問題点があっ
た。特に各段階毎に最適な工程条件が満足されない場合
の生成されたＲＮＯ膜を有する素子は、図１〜図４の熱
酸化膜からなる側壁を有する素子より素子の信頼性がさ
らに悪化される問題点があった。本発明は上述した従来
技術の問題点を解消するためのもので、単に１回のアニ
ーリング工程によりＲＮＯ膜を形成することにより、従
来より工程が単純化されたＬＤＤ ＭＯＳトランジスタ
の製造方法を提供することにその目的がある。
ＲＮＯ膜を形成するための再酸化工程は３段階のアニー
リング工程を施さなければならないので工程が複雑にな
り、最適な工程条件を得るために各段階の温度、アニー
リング時間等を最適化しなければならない問題点があっ
た。特に各段階毎に最適な工程条件が満足されない場合
の生成されたＲＮＯ膜を有する素子は、図１〜図４の熱
酸化膜からなる側壁を有する素子より素子の信頼性がさ
らに悪化される問題点があった。本発明は上述した従来
技術の問題点を解消するためのもので、単に１回のアニ
ーリング工程によりＲＮＯ膜を形成することにより、従
来より工程が単純化されたＬＤＤ ＭＯＳトランジスタ
の製造方法を提供することにその目的がある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、第１導電型の半導体基板上に酸
化膜とポリシリコン膜を蒸着し、パターニングしてゲー
ト絶縁膜およびゲートを形成するステップと、Ｎ2Ｏ 雰
囲気下において１回のアニーリング工程を施してＲＮＯ
膜を基板全面に形成するステップと、ゲートをマスクと
して第２導電型の不純物をイオン注入して低濃度のソー
ス／ドレーン領域を形成するステップと、基板全面に酸
化膜を蒸着し、異方性エッチングしてＲＮＯ側壁とスペ
ーサを形成するステップと、スペーサおよびゲートをマ
スクとして第２導電型の不純物をイオン注入して高濃度
のソース／ドレーン領域を形成するステップとを含むＬ
ＤＤ ＭＯＳトランジスタの製造方法を提供する。
めに、本発明によれば、第１導電型の半導体基板上に酸
化膜とポリシリコン膜を蒸着し、パターニングしてゲー
ト絶縁膜およびゲートを形成するステップと、Ｎ2Ｏ 雰
囲気下において１回のアニーリング工程を施してＲＮＯ
膜を基板全面に形成するステップと、ゲートをマスクと
して第２導電型の不純物をイオン注入して低濃度のソー
ス／ドレーン領域を形成するステップと、基板全面に酸
化膜を蒸着し、異方性エッチングしてＲＮＯ側壁とスペ
ーサを形成するステップと、スペーサおよびゲートをマ
スクとして第２導電型の不純物をイオン注入して高濃度
のソース／ドレーン領域を形成するステップとを含むＬ
ＤＤ ＭＯＳトランジスタの製造方法を提供する。
【００１２】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳述する。本発明のＲＮＯ膜からなる側壁を有するＬＤ
Ｄ ＭＯＳトランジスタの製造工程は図６〜図１０に示
した工程と同様である。しかし、従来の３段階の再酸化
工程を施してＲＮＯ膜を形成する代わりにＮ2Ｏ雰囲気
下において１回アニーリング工程を施してＲＮＯ膜を基
板全面に形成することである。図６に示すように、ｐ型
半導体基板３１上にゲート酸化膜３３とゲート３５を形
成し、図７に示すように、基板全面にＲＮＯ膜を形成す
る。
詳述する。本発明のＲＮＯ膜からなる側壁を有するＬＤ
Ｄ ＭＯＳトランジスタの製造工程は図６〜図１０に示
した工程と同様である。しかし、従来の３段階の再酸化
工程を施してＲＮＯ膜を形成する代わりにＮ2Ｏ雰囲気
下において１回アニーリング工程を施してＲＮＯ膜を基
板全面に形成することである。図６に示すように、ｐ型
半導体基板３１上にゲート酸化膜３３とゲート３５を形
成し、図７に示すように、基板全面にＲＮＯ膜を形成す
る。
【００１３】図１２の従来の再酸化工程と図１３の本発
明の再酸化工程との差異点は次の通りである。図１２の
再酸化工程は、各々Ｏ2，ＮＨ3，Ｏ2， ガス雰囲気下に
おいてアニーリングする工程をそれぞれ行ってＲＮＯ膜
を形成する。すなわち３段階の工程を経てＲＮＯ膜を形
成することとなる。
明の再酸化工程との差異点は次の通りである。図１２の
再酸化工程は、各々Ｏ2，ＮＨ3，Ｏ2， ガス雰囲気下に
おいてアニーリングする工程をそれぞれ行ってＲＮＯ膜
を形成する。すなわち３段階の工程を経てＲＮＯ膜を形
成することとなる。
【００１４】しかし、図１３の本発明の再酸化工程は、
Ｎ2Ｏ 雰囲気下においてアニーリング工程を行う１段階
工程を経てＲＮＯ膜を形成する。この時、ＲＴＰ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）でＲＮＯ膜
３７を形成する場合には８５０〜１１００℃の温度範囲
で数秒乃至数分の間アニーリング工程を施す。一方、爐
で行う場合には８５０〜１１００℃の温度範囲で数分乃
至数十分の間施す。ＲＮＯ膜３７を形成した後図８に示
すように、低濃度のソース／ドレーン領域３９を形成
し、図９に示すように、酸化膜を基板全面に蒸着し異方
性エッチングしてＲＮＯ側壁４１とスペーサ４３を各々
形成する。最終的に、図１０に示すように、高濃度のソ
ース／ドレーン領域４５を形成してＬＤＤ ＭＯＳトラ
ンジスタを得る。
Ｎ2Ｏ 雰囲気下においてアニーリング工程を行う１段階
工程を経てＲＮＯ膜を形成する。この時、ＲＴＰ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）でＲＮＯ膜
３７を形成する場合には８５０〜１１００℃の温度範囲
で数秒乃至数分の間アニーリング工程を施す。一方、爐
で行う場合には８５０〜１１００℃の温度範囲で数分乃
至数十分の間施す。ＲＮＯ膜３７を形成した後図８に示
すように、低濃度のソース／ドレーン領域３９を形成
し、図９に示すように、酸化膜を基板全面に蒸着し異方
性エッチングしてＲＮＯ側壁４１とスペーサ４３を各々
形成する。最終的に、図１０に示すように、高濃度のソ
ース／ドレーン領域４５を形成してＬＤＤ ＭＯＳトラ
ンジスタを得る。
【００１５】
【発明の効果】前述したように従来の再酸化工程が各々
異なるガス雰囲気下で、３段階を施して最適な工程条件
を満足することが難しいということに比べて、本発明の
再酸化工程によれば、１回の段階で行うので最適な工程
条件を満足させることに有利であり、工程が単純化され
る利点がある。
異なるガス雰囲気下で、３段階を施して最適な工程条件
を満足することが難しいということに比べて、本発明の
再酸化工程によれば、１回の段階で行うので最適な工程
条件を満足させることに有利であり、工程が単純化され
る利点がある。
【図１】従来の酸化膜からなるゲート側壁を有するＬＤ
Ｄ ＭＯＳトランジスタの製造工程図である。
Ｄ ＭＯＳトランジスタの製造工程図である。
【図２】従来の酸化膜からなるゲート側壁を有するＬＤ
Ｄ ＭＯＳトランジスタの製造工程図である。
Ｄ ＭＯＳトランジスタの製造工程図である。
【図３】従来の酸化膜からなるゲート側壁を有するＬＤ
Ｄ ＭＯＳトランジスタの製造工程図である。
Ｄ ＭＯＳトランジスタの製造工程図である。
【図４】従来の酸化膜からなるゲート側壁を有するＬＤ
Ｄ ＭＯＳトランジスタの製造工程図である。
Ｄ ＭＯＳトランジスタの製造工程図である。
【図５】図１〜図４のＬＤＤ ＭＯＳトランジスタにお
けるホットキャリヤの影響を示す図である。
けるホットキャリヤの影響を示す図である。
【図６】従来のＲＮＯ膜ゲート側壁を有するＬＤＤ Ｍ
ＯＳトランジスタの製造工程図である。
ＯＳトランジスタの製造工程図である。
【図７】従来のＲＮＯ膜ゲート側壁を有するＬＤＤ Ｍ
ＯＳトランジスタの製造工程図である。
ＯＳトランジスタの製造工程図である。
【図８】従来のＲＮＯ膜ゲート側壁を有するＬＤＤ Ｍ
ＯＳトランジスタの製造工程図である。
ＯＳトランジスタの製造工程図である。
【図９】従来のＲＮＯ膜ゲート側壁を有するＬＤＤ Ｍ
ＯＳトランジスタの製造工程図である。
ＯＳトランジスタの製造工程図である。
【図１０】従来のＲＮＯ膜ゲート側壁を有するＬＤＤ
ＭＯＳトランジスタの製造工程図である。
ＭＯＳトランジスタの製造工程図である。
【図１１】図６〜図１０のＬＤＤ ＭＯＳトランジスタ
におけるホットキャリヤの影響を示す図である。
におけるホットキャリヤの影響を示す図である。
【図１２】図６〜図１０の従来のＬＤＤ ＭＯＳトラン
ジスタの製造工程におけるＲＮＯ膜を形成する製造工程
図である。
ジスタの製造工程におけるＲＮＯ膜を形成する製造工程
図である。
【図１３】本発明のＬＤＤ ＭＯＳトランジスタの製造
工程におけるＲＮＯ膜を形成する製造工程図である。
工程におけるＲＮＯ膜を形成する製造工程図である。
３１ 半導体基板 ３３ ゲート酸化膜 ３５ ゲート ３７ ＲＮＯ膜 ３９ 低濃度のソース／ドレーン領域 ４１ ＲＮＯ側壁 ４３ スペーサ ４５ 高濃度のソース／ドレーン領域
Claims (3)
- 【請求項１】 第１導電型の半導体基板（３１）上に酸
化膜とポリシリコン膜を蒸着し、パターニングしてゲー
ト絶縁膜（３３）およびゲート（３５）を形成するステ
ップと、 Ｎ2Ｏ 雰囲気下において１回のアニーリング工程を施し
てＲＮＯ膜（３７）を基板全面に形成するステップと、 ゲート（３５）をマスクとして第２導電型の不純物をイ
オン注入して低濃度のソース／ドレーン領域（３９）を
形成するステップと、 基板全面に酸化膜を蒸着し、異方性エッチングしてＲＮ
Ｏ側壁（４１）とスペーサ（４３）を形成するステップ
と、 スペーサ（４３）およびゲート（３５）をマスクとして
第２導電型の不純物をイオン注入して高濃度のソース／
ドレーン領域（４５）を形成するステップと、を含むこ
とを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項２】 ＲＴＰでＲＮＯ膜（３７）を形成する場
合、８５０〜１１００℃の温度範囲で数秒乃至数分の間
アニーリング工程を施すことを特徴とする第１項記載の
ＭＯＳトランジスタの製造方法。 - 【請求項３】 爐でＲＮＯ膜（３７）を形成する場合、
８５０〜１１００℃の温度範囲で数分乃至数十分の間ア
ニーリング工程を施すことを特徴とする第１項記載のＭ
ＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28981893A JPH07226499A (ja) | 1993-10-27 | 1993-10-27 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28981893A JPH07226499A (ja) | 1993-10-27 | 1993-10-27 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226499A true JPH07226499A (ja) | 1995-08-22 |
Family
ID=17748171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28981893A Pending JPH07226499A (ja) | 1993-10-27 | 1993-10-27 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226499A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979658B2 (en) | 1997-03-06 | 2005-12-27 | Fujitsu Limited | Method of fabricating a semiconductor device containing nitrogen in a gate oxide film |
-
1993
- 1993-10-27 JP JP28981893A patent/JPH07226499A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979658B2 (en) | 1997-03-06 | 2005-12-27 | Fujitsu Limited | Method of fabricating a semiconductor device containing nitrogen in a gate oxide film |
| US7005393B2 (en) | 1997-03-06 | 2006-02-28 | Fujitsu Limited | Method of fabricating a semiconductor device containing nitrogen in an oxide film |
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