JPS63269536A - 半導体製造装置 - Google Patents
半導体製造装置Info
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- JPS63269536A JPS63269536A JP10369987A JP10369987A JPS63269536A JP S63269536 A JPS63269536 A JP S63269536A JP 10369987 A JP10369987 A JP 10369987A JP 10369987 A JP10369987 A JP 10369987A JP S63269536 A JPS63269536 A JP S63269536A
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- Japan
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- film
- growth chamber
- substrate
- formation
- oxide film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータに代表される電子Ｊａ器に用い
られている半導体集積回路を構成する半導体素子の製造
装置に関する。
られている半導体集積回路を構成する半導体素子の製造
装置に関する。
（発明の概要〕
本発明は、まず半導体基板の−Ｆに単結晶薄膜を成長さ
せて絶縁ゲート電界効果トランジスタ（以下、ＭＯＳＦ
ＥＴと略記する）のチャネル領域を形成し、次に前記単
結晶薄膜の成長を用いたガスのうち少なくとも１種類の
ガスを絶縁膜の成分元素を含むガスに切り換えることに
より、結晶成長に引き続き前記単結晶薄膜上、に絶縁膜
を形成することができる半導体製造装置を提供するもの
である。
せて絶縁ゲート電界効果トランジスタ（以下、ＭＯＳＦ
ＥＴと略記する）のチャネル領域を形成し、次に前記単
結晶薄膜の成長を用いたガスのうち少なくとも１種類の
ガスを絶縁膜の成分元素を含むガスに切り換えることに
より、結晶成長に引き続き前記単結晶薄膜上、に絶縁膜
を形成することができる半導体製造装置を提供するもの
である。
従来、例えばＭＯＳＦＥＴにおいては、第３図＋ａ＋に
示すように、まずチャネル領域を形成するエピタキシャ
ル成長層１１が、エピタキシャル成長装置を用いて形成
された後、化学的洗浄工程（ｂ）を経てからゲート酸化
膜１２を熱酸化炉を用いて形成していた。
示すように、まずチャネル領域を形成するエピタキシャ
ル成長層１１が、エピタキシャル成長装置を用いて形成
された後、化学的洗浄工程（ｂ）を経てからゲート酸化
膜１２を熱酸化炉を用いて形成していた。
一般にＭＯＳＦＥＴの性能を向上させるうえで、チャネ
ル領域とゲート酸化膜との界面の状態を良くすることが
非常に重要である。しかしながら、従来は上述のように
チャネル領域の形成とゲート酸化膜の形成とが全く異な
る装置において行われ、しかもゲート酸化膜形成１１１
に化学的洗浄が行われるために、Ｎａ ’などの不純物
イオンが洗浄時あるいは洗浄後のチャネル表面に付着し
たり、あるいはまた熱酸化の工程で酸化膜中に取り込ま
れたりし、これがチャネルとゲート酸化膜との界面状態
や酸化膜質を悪化させる大きな要因となっていた。
ル領域とゲート酸化膜との界面の状態を良くすることが
非常に重要である。しかしながら、従来は上述のように
チャネル領域の形成とゲート酸化膜の形成とが全く異な
る装置において行われ、しかもゲート酸化膜形成１１１
に化学的洗浄が行われるために、Ｎａ ’などの不純物
イオンが洗浄時あるいは洗浄後のチャネル表面に付着し
たり、あるいはまた熱酸化の工程で酸化膜中に取り込ま
れたりし、これがチャネルとゲート酸化膜との界面状態
や酸化膜質を悪化させる大きな要因となっていた。
上記のような従来技術のもつ問題点を解決するために、
本発明においては、ＭＯＳ Ｆ ＥＴのチャネル領域を
エピタキシャル成長により形成するために用いるガスと
ゲート酸化膜をＣＶＤ法により形成するためのガスを導
入する機構と超高真空排気系を備え、同一の成長室にお
いてチャネル領域を形成するエピタキシャル成長とゲー
ト酸化膜形成とを、ある一定の操作条件のもとで連続的
に行なうことができる装置構成としている。
本発明においては、ＭＯＳ Ｆ ＥＴのチャネル領域を
エピタキシャル成長により形成するために用いるガスと
ゲート酸化膜をＣＶＤ法により形成するためのガスを導
入する機構と超高真空排気系を備え、同一の成長室にお
いてチャネル領域を形成するエピタキシャル成長とゲー
ト酸化膜形成とを、ある一定の操作条件のもとで連続的
に行なうことができる装置構成としている。
清浄な雰囲気におｐｓで、チャネル形成の工程とゲート
酸化膜形成の工程を連続したひとつの工程とすることが
できるため、結晶性の優れたチャネル領域とほぼ同時に
極めて良好な界面状態を有するゲート酸化ｊ模を形成す
ることができる。また製造プロセスの単純化にも寄与す
ることができる。
酸化膜形成の工程を連続したひとつの工程とすることが
できるため、結晶性の優れたチャネル領域とほぼ同時に
極めて良好な界面状態を有するゲート酸化ｊ模を形成す
ることができる。また製造プロセスの単純化にも寄与す
ることができる。
以下、実施例に基づいて本発明の詳細な説明する。第１
図は、本発明の実施例である半導体製造装置の構成図で
あり、単結晶薄膜及び絶縁膜を形成するために用いるガ
スは、バルブ１とノズル２を介して成長室３内の加熱装
置６の上にセットされた基板４の上に供給される。成長
室３はゲートバルブ７を介して排気装置８により真空排
気されており、ガスを導入しない場合の成長室３内部の
真空度は１×１０−’パスカル以下となっている。成長
室３内部の圧力は圧力計５により測定される。
図は、本発明の実施例である半導体製造装置の構成図で
あり、単結晶薄膜及び絶縁膜を形成するために用いるガ
スは、バルブ１とノズル２を介して成長室３内の加熱装
置６の上にセットされた基板４の上に供給される。成長
室３はゲートバルブ７を介して排気装置８により真空排
気されており、ガスを導入しない場合の成長室３内部の
真空度は１×１０−’パスカル以下となっている。成長
室３内部の圧力は圧力計５により測定される。
また、パルプ１の開閉は、制御製造９によりコントロー
ルされている。
ルされている。
以上のような構成からなる装置を用いて、第２図に示す
ようなＭＯＳＦＥＴのエピタキシャル成長Ｎ（チャネル
領域）１１とゲート酸化膜１２を連続的に形成するには
、以下のようにして行なう。即ち、まずエピタキシャル
成長法を用いてチャネル領域を形成するには、まずゲー
トバルブ７をあけ成長室３内の真空度が１×１０−″パ
スカル以下になるまで排気した後、加熱装置６により基
板４を約８５０”Ｃに昇温し、基板４の表面を清浄化す
る。次に基板温度を８００℃に設定し、エピタキシャル
成長を開始する。この際に使用されるガスは、例えばジ
クロルシラン（Ｓｉｌｌ□Ｃｈ） と水素（１１□）
であり、これらのガスは成長室３内の圧力が１０〜１×
１０−’パスカルとなるような範囲で所定の時間導入さ
れ、エピタキシャル成長が進行するが、この場合、ジク
ロルシランと水素はある一定の操作条件のもとで同時あ
るいは交互に導入されている。所望の膜厚の単結晶が成
長したら直ちに、エピタキシャル成長に用いたガスのう
ち水素の４人を停止し、その代わりに亜酸化窒素（Ｎｅ
ｏ）を導入し、今度はジクロルシラン亜酸化窒素を用い
てゲート酸化膜１２の形成を開始する。この場合、ジク
ロルシランと亜酸化窒素は、チャネル形成時のエピタキ
シャル成長と同様な基板温度、ガス導入圧力、操作条件
のもとて基板４の表面に供給され、所望の膜厚を有する
絶縁膜をエピタキシャル成長層１１の上に堆積させてい
くことができる。こうして形成されたゲート酸化膜は、
界面電荷密度が極めて低く、かつ優れた耐圧分布を有す
る。
ようなＭＯＳＦＥＴのエピタキシャル成長Ｎ（チャネル
領域）１１とゲート酸化膜１２を連続的に形成するには
、以下のようにして行なう。即ち、まずエピタキシャル
成長法を用いてチャネル領域を形成するには、まずゲー
トバルブ７をあけ成長室３内の真空度が１×１０−″パ
スカル以下になるまで排気した後、加熱装置６により基
板４を約８５０”Ｃに昇温し、基板４の表面を清浄化す
る。次に基板温度を８００℃に設定し、エピタキシャル
成長を開始する。この際に使用されるガスは、例えばジ
クロルシラン（Ｓｉｌｌ□Ｃｈ） と水素（１１□）
であり、これらのガスは成長室３内の圧力が１０〜１×
１０−’パスカルとなるような範囲で所定の時間導入さ
れ、エピタキシャル成長が進行するが、この場合、ジク
ロルシランと水素はある一定の操作条件のもとで同時あ
るいは交互に導入されている。所望の膜厚の単結晶が成
長したら直ちに、エピタキシャル成長に用いたガスのう
ち水素の４人を停止し、その代わりに亜酸化窒素（Ｎｅ
ｏ）を導入し、今度はジクロルシラン亜酸化窒素を用い
てゲート酸化膜１２の形成を開始する。この場合、ジク
ロルシランと亜酸化窒素は、チャネル形成時のエピタキ
シャル成長と同様な基板温度、ガス導入圧力、操作条件
のもとて基板４の表面に供給され、所望の膜厚を有する
絶縁膜をエピタキシャル成長層１１の上に堆積させてい
くことができる。こうして形成されたゲート酸化膜は、
界面電荷密度が極めて低く、かつ優れた耐圧分布を有す
る。
以上のようにしてゲート酸化膜を堆積させた後、ソース
１４．ドレイン１５及びゲート１３各電極を形成してＭ
ＯＳＦＥＴを構成する。
１４．ドレイン１５及びゲート１３各電極を形成してＭ
ＯＳＦＥＴを構成する。
以上のように、本発明により実施されるゲート酸化膜の
製作においては、従来不可欠であった成膜前の洗浄工程
が全く不要となり、洗浄に伴って発生する種々の問題は
全く発生しない。従って、本発明により、結晶性が優れ
たチャネルの上に、理想的な界面特性を有するゲート酸
化膜が形成されるため、ＭＯ３構造を基本とするスイッ
チング素子やメモリ素子の性能が改善される。
製作においては、従来不可欠であった成膜前の洗浄工程
が全く不要となり、洗浄に伴って発生する種々の問題は
全く発生しない。従って、本発明により、結晶性が優れ
たチャネルの上に、理想的な界面特性を有するゲート酸
化膜が形成されるため、ＭＯ３構造を基本とするスイッ
チング素子やメモリ素子の性能が改善される。
第１図は、本発明の実施例である半導体製造装置の構成
図、第２図は、本発明による半導体製造装置を用いて製
作したＭＯＳ Ｆ ＥＴの構造断面図、第３図は、従来
のＭＯＳ Ｆ ＥＴの製造工程におけるチャネル領域と
ゲート酸化膜とを形成する工程を示す図である。 ｌ・・・バルブ ２・・・ノズル３・・・成長室
４・・・基板 ５・・・圧力計 ６・・・加熱装置７・・・ゲー
トバルブ ８・・・排気装置９・・・制御装置
以 上本光明のに施巧りでｂろ牛ＪＩへ＠止
装置の属戒皿第 １ 区
図、第２図は、本発明による半導体製造装置を用いて製
作したＭＯＳ Ｆ ＥＴの構造断面図、第３図は、従来
のＭＯＳ Ｆ ＥＴの製造工程におけるチャネル領域と
ゲート酸化膜とを形成する工程を示す図である。 ｌ・・・バルブ ２・・・ノズル３・・・成長室
４・・・基板 ５・・・圧力計 ６・・・加熱装置７・・・ゲー
トバルブ ８・・・排気装置９・・・制御装置
以 上本光明のに施巧りでｂろ牛ＪＩへ＠止
装置の属戒皿第 １ 区
Claims (2)
- （１）基板を被う成長室と、前記基板を加熱するための
加熱装置と、前記成長室を１×１０＾−＾６パスカル以
下の真空にできる排気装置と、前記基板上に単結晶膜と
絶縁膜を形成するために用いるガスを前記成長室の外部
から内部に導入するノズルと、そのノズルとガス源との
間に設けられたバルブと、そのバルブを予め設定された
回数と時間に従って開閉制御する制御装置とを備え、前
記単結晶膜と前記単結晶膜上に設ける前記絶縁膜とを同
一の成長室内で連続的に形成することを特徴とする半導
体製造装置。 - （２）連続的に形成される前記単結晶膜と前記絶縁膜の
膜厚がいずれも単原子層オーダーの精度で制御される特
許請求の範囲第１項記載の半導体製造装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10369987A JPS63269536A (ja) | 1987-04-27 | 1987-04-27 | 半導体製造装置 |
| EP88303510A EP0288242B1 (en) | 1987-04-21 | 1988-04-19 | A semiconductor crystal growth apparatus |
| US07/183,140 US5242666A (en) | 1987-04-21 | 1988-04-19 | Apparatus for forming a semiconductor crystal |
| DE8888303510T DE3873593T2 (de) | 1987-04-21 | 1988-04-19 | Apparatur zur herstellung von halbleiterkristallen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10369987A JPS63269536A (ja) | 1987-04-27 | 1987-04-27 | 半導体製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269536A true JPS63269536A (ja) | 1988-11-07 |
Family
ID=14361011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10369987A Pending JPS63269536A (ja) | 1987-04-21 | 1987-04-27 | 半導体製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990517A (en) * | 1997-03-06 | 1999-11-23 | Fujitsu Limited | Semiconductor memory device containing nitrogen in a gate oxide film |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072226A (ja) * | 1983-08-26 | 1985-04-24 | エナ−ジ−・コンバ−シヨン・デバイセス・インコ−ポレ−テツド | アモルフアス半導体合金の製法 |
| JPS61196525A (ja) * | 1985-02-26 | 1986-08-30 | Toshiba Corp | 半導体エピタキシヤル成長装置 |
-
1987
- 1987-04-27 JP JP10369987A patent/JPS63269536A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072226A (ja) * | 1983-08-26 | 1985-04-24 | エナ−ジ−・コンバ−シヨン・デバイセス・インコ−ポレ−テツド | アモルフアス半導体合金の製法 |
| JPS61196525A (ja) * | 1985-02-26 | 1986-08-30 | Toshiba Corp | 半導体エピタキシヤル成長装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990517A (en) * | 1997-03-06 | 1999-11-23 | Fujitsu Limited | Semiconductor memory device containing nitrogen in a gate oxide film |
| US6979658B2 (en) | 1997-03-06 | 2005-12-27 | Fujitsu Limited | Method of fabricating a semiconductor device containing nitrogen in a gate oxide film |
| US7005393B2 (en) | 1997-03-06 | 2006-02-28 | Fujitsu Limited | Method of fabricating a semiconductor device containing nitrogen in an oxide film |
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