JPS63269577A - 絶縁ゲ−ト電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト電界効果トランジスタの製造方法Info
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- JPS63269577A JPS63269577A JP10370087A JP10370087A JPS63269577A JP S63269577 A JPS63269577 A JP S63269577A JP 10370087 A JP10370087 A JP 10370087A JP 10370087 A JP10370087 A JP 10370087A JP S63269577 A JPS63269577 A JP S63269577A
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の基本素子として用いられ、
高速かつ低消費電力で動作することを特徴とする絶縁ゲ
ート電界効果トランジスタ（以下、ＭＯＳＦＥＴと略記
する）の製造において新規な方法を提供するものである
。
高速かつ低消費電力で動作することを特徴とする絶縁ゲ
ート電界効果トランジスタ（以下、ＭＯＳＦＥＴと略記
する）の製造において新規な方法を提供するものである
。
本発明は、まず半導体基板の上に単結晶薄膜を成長させ
てＭＯＳ ＦＥＴのチャネル領域を形成する工程と、前
記単結晶薄膜の上にゲート絶縁膜を形成する工程とを同
じ装置内において連続的に行なうことを特徴としている
。そのために操作条件における特徴として、前記チャネ
ル領域のエピタキシャル成長に用いたガスのうち少なく
とも１種類のガスを、エピタキシャル成長の終了と同時
に前記ゲート絶縁膜の成分元素を含むガスに切り換える
ことで、エピタキシャル成長とＣＶＤ（Ｃｈｅｍｉｃａ
Ｉ Ｖａｐｏｒ Ｄｅｐｏｓｔｔｉｏｎ）を連続的に行
なう。
てＭＯＳ ＦＥＴのチャネル領域を形成する工程と、前
記単結晶薄膜の上にゲート絶縁膜を形成する工程とを同
じ装置内において連続的に行なうことを特徴としている
。そのために操作条件における特徴として、前記チャネ
ル領域のエピタキシャル成長に用いたガスのうち少なく
とも１種類のガスを、エピタキシャル成長の終了と同時
に前記ゲート絶縁膜の成分元素を含むガスに切り換える
ことで、エピタキシャル成長とＣＶＤ（Ｃｈｅｍｉｃａ
Ｉ Ｖａｐｏｒ Ｄｅｐｏｓｔｔｉｏｎ）を連続的に行
なう。
ＭＯＳＦＥＴの製造において、基板上にエピタキシャル
成長層を形成してチャネル領域を設け、その上に熱酸化
法を用いてゲート酸化膜を設ける場合、従来は、例えば
第３図（Ｃ）とｆｄ＋に示すようにエピタキシャル成長
を行ないチャネル５を形成したのち洗浄工程を経てゲー
ト酸化膜６を形成するか、あるいは第３図（ａｌ）に示
すようにまず凸板′上にエピタキシャル成長を行ってチ
ャネル領域５を形成した後、第３図（ｂ ’ ）、 （
Ｃ”）において素子分離とエツチングと洗浄の工程を経
て第３図（ｄｏ）でゲート酸化膜６を形成していた。以
上のように、従来の製造方法においては、チャネル領域
５の形成とゲート酸化膜６の形成は連続的な工程となっ
ておらず、両者の間には素子分離や化学的洗浄などの工
程が入っていた。
成長層を形成してチャネル領域を設け、その上に熱酸化
法を用いてゲート酸化膜を設ける場合、従来は、例えば
第３図（Ｃ）とｆｄ＋に示すようにエピタキシャル成長
を行ないチャネル５を形成したのち洗浄工程を経てゲー
ト酸化膜６を形成するか、あるいは第３図（ａｌ）に示
すようにまず凸板′上にエピタキシャル成長を行ってチ
ャネル領域５を形成した後、第３図（ｂ ’ ）、 （
Ｃ”）において素子分離とエツチングと洗浄の工程を経
て第３図（ｄｏ）でゲート酸化膜６を形成していた。以
上のように、従来の製造方法においては、チャネル領域
５の形成とゲート酸化膜６の形成は連続的な工程となっ
ておらず、両者の間には素子分離や化学的洗浄などの工
程が入っていた。
〔発明が解決しようとする問題点〕
一般にＭＯＳＦＥＴの性能を決めるうえでチャネル表面
とゲート酸化膜との界面状態は極めて重要である。しか
しながら、従来は上述したように、チャネル領域の形成
はエピタキシャル装置内で行い、ゲート酸化１りの形成
は熱酸化炉内で行っており、かつそれぞれの工程の間に
はエツチングや洗浄の工程があったため、ゲート酸化膜
形成前に、例えばＮａ ”などのイオンが活性なチャネ
ル表面に付着したり、あるいはまた従来の酸化ＢＱ影形
成大気圧〜１パスカル程度の雰囲気下で行われていたた
め、酸化の工程において酸化膜中に可動イオンが取り込
まれやすい、などの問題があった。
とゲート酸化膜との界面状態は極めて重要である。しか
しながら、従来は上述したように、チャネル領域の形成
はエピタキシャル装置内で行い、ゲート酸化１りの形成
は熱酸化炉内で行っており、かつそれぞれの工程の間に
はエツチングや洗浄の工程があったため、ゲート酸化膜
形成前に、例えばＮａ ”などのイオンが活性なチャネ
ル表面に付着したり、あるいはまた従来の酸化ＢＱ影形
成大気圧〜１パスカル程度の雰囲気下で行われていたた
め、酸化の工程において酸化膜中に可動イオンが取り込
まれやすい、などの問題があった。
以上のような従来技術のもつ問題点を解決するために、
本発明においてはＭＯＳ Ｆ ＥＴのチャネル領域をエ
ピタキシャル成長により形成するために用いるガスと、
ゲート酸化膜をＣＶＤ法により形成するために用いるガ
スを導入する機構と、成長室内のバックグランド圧力を
ｌＸｌ０−”パスカル以下にできる排気系とを備えた装
置において、同一の成長室内でチャネル領域形成のため
のエピタキシャル成長を行ない、エピタキシャル成長の
完了と同時に、エピタキシャル成長を用いたガスのうち
少なくとも１種類のガスをゲート酸化膜の成分元素を含
むガスに切り換えて、ゲート酸化膜を形成するためのＣ
ＶＤの工程に移る。こうしてチャネル領域の形成とゲー
ト絶縁膜の形成とを連続的に行っている。但し、以上の
場合において、エピタキシャル成長と絶縁膜形成の両者
に共通して用いられるガスは、基板温度が９００℃以下
において直接Ｓｉが析出しないようなトリクロルシラン
（Ｓｉｌｌ ＣＩ□）やジクロルシラン（ＳｉｌｈＣｈ
）などが良い。
本発明においてはＭＯＳ Ｆ ＥＴのチャネル領域をエ
ピタキシャル成長により形成するために用いるガスと、
ゲート酸化膜をＣＶＤ法により形成するために用いるガ
スを導入する機構と、成長室内のバックグランド圧力を
ｌＸｌ０−”パスカル以下にできる排気系とを備えた装
置において、同一の成長室内でチャネル領域形成のため
のエピタキシャル成長を行ない、エピタキシャル成長の
完了と同時に、エピタキシャル成長を用いたガスのうち
少なくとも１種類のガスをゲート酸化膜の成分元素を含
むガスに切り換えて、ゲート酸化膜を形成するためのＣ
ＶＤの工程に移る。こうしてチャネル領域の形成とゲー
ト絶縁膜の形成とを連続的に行っている。但し、以上の
場合において、エピタキシャル成長と絶縁膜形成の両者
に共通して用いられるガスは、基板温度が９００℃以下
において直接Ｓｉが析出しないようなトリクロルシラン
（Ｓｉｌｌ ＣＩ□）やジクロルシラン（ＳｉｌｈＣｈ
）などが良い。
ガスを導入しないときのバンクグランド圧力がｌＸｌ０
−’パスカル以下の洗浄な雰囲気において、チャネル領
域とゲート酸化膜を連続的に形成することにより、結晶
性の優れたチャネル領域の上に、極めて良好な界面状態
とＩＩＩ質を有するゲート酸化膜を低温で形成すること
ができる。またチャネル領域の形成とゲート酸化膜の形
成を同一の成長室内で連続的に行なうため、製造プロセ
スが簡単化できる。
−’パスカル以下の洗浄な雰囲気において、チャネル領
域とゲート酸化膜を連続的に形成することにより、結晶
性の優れたチャネル領域の上に、極めて良好な界面状態
とＩＩＩ質を有するゲート酸化膜を低温で形成すること
ができる。またチャネル領域の形成とゲート酸化膜の形
成を同一の成長室内で連続的に行なうため、製造プロセ
スが簡単化できる。
以下、実施例に基づいて本発明の詳細な説明する。第１
図（ａｌ〜ｆｄ＋は、本発明の実施例であるＭＯＳＦＥ
Ｔの製造工程順断面図であり、第１図（Ｃ１で示される
ように、チャネル領域を形成するエピタキシャル成長と
ゲート酸化膜を形成する酸化膜ＣＶＤが連続的に行われ
る点が特徴である。以下に第１図（ａｌ〜（ｄ＋に示す
ＭＯＳＦＥＴの製造方法について具体的に述べる。まず
第１図ｔａ＞に示すように、基板ｌの上にパンＩｆ化膜
２と窒化シリコン膜４を設けた後、窒化シリコン膜４を
マスクにしてフィールド酸化膜３を設けて素子分離を行
なう。次に、窒化シリコン膜４とバット酸化膜２をエツ
チングする工程を終えた第１図ｆｂｌに示す状態で、基
板１は本発明の実施に係る装置の成長室内にセットされ
る。ガスを導入しない場合の成長室内の真空度がｌＸｌ
０−’パスカル以下であることを確認し、まずエピタキ
シャル成長法を用いてチャネル領域を形成する方法は、
例えば以下の通りである。即ち、基板１を、上記の真空
度を保ちつつ約８５０°Ｃに昇温して基板１の表面を清
浄化したのち、基板温度を８００℃に設定し、ジクロル
シラン（ＳｉｌｌｇＣＩｇ）と水素（１１□）を成長室
内の圧力が１０〜１０−”パスカルとなるような範囲で
成長室に導入し、エピタキシャル成長を行なう。この場
合、ジクロルシランと”水素は、所定の時間それぞれ一
定の圧力で同時に、あるいは第２図に示すような操作条
件のもとて交互に導入される。そして、所望の膜厚の単
結晶が成長した段階でエピタキシャル成長に用いたガス
のうち水素の導入を停止し、その代わりに亜酸化窒素０
ｈｏ）を導入して今度はジクロルシランと亜酸化窒素を
用いてゲート酸化膜形成のためのＣＶＤを行なう。こう
して第１図（Ｃ１に示すようにエピタキシャル成長層５
とゲート酸化ｎり６が連続的に形成される。この場合、
ジクロルシランの亜酸化窒素は、成長室内の圧力が、１
０〜１０”’パスカルとなるような範囲で所定の時間そ
れぞれ一定の圧力で同時に、あるいは第２凹に示すよう
な操作条件のもとて交互に導入される。所望の厚さのゲ
ート酸化膜が形成された段階ですべてのガスの導入を停
止し、基板温度を下げる。以上のようにして、結晶性の
優れたエピタキシャル成長層と、膜質及び界面特性の良
好なゲートＭ化膜とを、それぞれ単原子層オーダーの厚
さ精度で連続して形成することができる。このあと第１
図＋ｄｉに示すように、ゲート７を設けた後にソース８
とドレイン９を形成している。
図（ａｌ〜ｆｄ＋は、本発明の実施例であるＭＯＳＦＥ
Ｔの製造工程順断面図であり、第１図（Ｃ１で示される
ように、チャネル領域を形成するエピタキシャル成長と
ゲート酸化膜を形成する酸化膜ＣＶＤが連続的に行われ
る点が特徴である。以下に第１図（ａｌ〜（ｄ＋に示す
ＭＯＳＦＥＴの製造方法について具体的に述べる。まず
第１図ｔａ＞に示すように、基板ｌの上にパンＩｆ化膜
２と窒化シリコン膜４を設けた後、窒化シリコン膜４を
マスクにしてフィールド酸化膜３を設けて素子分離を行
なう。次に、窒化シリコン膜４とバット酸化膜２をエツ
チングする工程を終えた第１図ｆｂｌに示す状態で、基
板１は本発明の実施に係る装置の成長室内にセットされ
る。ガスを導入しない場合の成長室内の真空度がｌＸｌ
０−’パスカル以下であることを確認し、まずエピタキ
シャル成長法を用いてチャネル領域を形成する方法は、
例えば以下の通りである。即ち、基板１を、上記の真空
度を保ちつつ約８５０°Ｃに昇温して基板１の表面を清
浄化したのち、基板温度を８００℃に設定し、ジクロル
シラン（ＳｉｌｌｇＣＩｇ）と水素（１１□）を成長室
内の圧力が１０〜１０−”パスカルとなるような範囲で
成長室に導入し、エピタキシャル成長を行なう。この場
合、ジクロルシランと”水素は、所定の時間それぞれ一
定の圧力で同時に、あるいは第２図に示すような操作条
件のもとて交互に導入される。そして、所望の膜厚の単
結晶が成長した段階でエピタキシャル成長に用いたガス
のうち水素の導入を停止し、その代わりに亜酸化窒素０
ｈｏ）を導入して今度はジクロルシランと亜酸化窒素を
用いてゲート酸化膜形成のためのＣＶＤを行なう。こう
して第１図（Ｃ１に示すようにエピタキシャル成長層５
とゲート酸化ｎり６が連続的に形成される。この場合、
ジクロルシランの亜酸化窒素は、成長室内の圧力が、１
０〜１０”’パスカルとなるような範囲で所定の時間そ
れぞれ一定の圧力で同時に、あるいは第２凹に示すよう
な操作条件のもとて交互に導入される。所望の厚さのゲ
ート酸化膜が形成された段階ですべてのガスの導入を停
止し、基板温度を下げる。以上のようにして、結晶性の
優れたエピタキシャル成長層と、膜質及び界面特性の良
好なゲートＭ化膜とを、それぞれ単原子層オーダーの厚
さ精度で連続して形成することができる。このあと第１
図＋ｄｉに示すように、ゲート７を設けた後にソース８
とドレイン９を形成している。
以上のように、本発明によれば、ＭＯＳＦＥＴのゲート
酸化膜の形成において、従来は不可欠であった成膜前の
洗浄工程が全く不要となり、洗浄に伴って生ずる問題は
なくなる。そして、エピタキシャル成長とゲート酸化膜
ＣＶＤが清浄な雰囲気のもとで連続して行われるため、
結晶性に優れたチャネルの上に、理想的なＭＯ３特性を
実現するゲート酸化膜が形成される。従って、本発明に
より、ＭＯＳＦＥＴの性能が改善される。更にＭＯ８構
造を有するメモリ素子等においても同様の効果があるこ
とは、言うまでもない。
酸化膜の形成において、従来は不可欠であった成膜前の
洗浄工程が全く不要となり、洗浄に伴って生ずる問題は
なくなる。そして、エピタキシャル成長とゲート酸化膜
ＣＶＤが清浄な雰囲気のもとで連続して行われるため、
結晶性に優れたチャネルの上に、理想的なＭＯ３特性を
実現するゲート酸化膜が形成される。従って、本発明に
より、ＭＯＳＦＥＴの性能が改善される。更にＭＯ８構
造を有するメモリ素子等においても同様の効果があるこ
とは、言うまでもない。
第１図（ａｌ 〜ｆｄ）は、本発明によるＭＯＳＦＥＴ
の製造工程順断面図であり、第１図（８１は素子分離工
程、同じ＜（ｂ）はエツチング工程、同じ＜（Ｃ）は本
発明の実施に係るチャネル領域とゲート酸化膜を形成す
る工程、同じ＜（ｄ）はゲート及びソース・ドレインを
形成す工程を示す。 第２図は、第１図［Ｃ１の工程における操作条件の一例
を示すガス導入モード図である。 第３図（ａｌ 〜＋ｉ１１と（ａ’）〜（ｅ’）は、従
来のＭＯＳＦＥＴの製造工程順断面図であり、第３図（
ａｌと（ｂ′）は素子分離工程、同じ＜（ｂ）と（ｃ
’ ）はエツチング工程、同じ＜（Ｃ）と（ａ“）はチ
ャネル領域を形成するエピタキシャル成長の工程、同じ
り（ｄ）と（ｄｏ）はゲート酸化膜を形成する工程、同
しり（ｅ）と（ｅｏ）はゲート及びソース・ドレインを
形成する工程を示すものである。 １・・・基板 ２・・・パッド酸化膜 ３・・・フィールド酸化膜 ４・・・窒化シリコン膜 ５・・・エピタキシャル成長層 ６・・・ゲート酸化膜 ７・・・ゲート ８・・・ソース ９・・・ドレイン 以上 出願人 セイコー電子工業株式会社 ２ ノずソド霞糺イヒ形（ Ｘ ！ ＩＩ Ｉ： よ ｂ Ｍ ＯＳ Ｆ Ｅ
Ｔ の’Ａ社ｉ二〔Ｈｓ＋ＪｊＭ↑ＯＶ第１図 ←エビＺ＋々ルｐソ長−Ｈ−÷ ケート鋏化几建形μν
第１ｒ！Ｊ（ｃ）にａｔ＋が操作条丹２示１ｎ”ス導入
亡−ド図第２［！１ 図面の浄書 第３図 図面の浄書 従来のｒ′ＩＱ’５ＦＥＴ１７）型血工趙頑折面図ル４
（ｚ 昭和６２年 ８月２７日
の製造工程順断面図であり、第１図（８１は素子分離工
程、同じ＜（ｂ）はエツチング工程、同じ＜（Ｃ）は本
発明の実施に係るチャネル領域とゲート酸化膜を形成す
る工程、同じ＜（ｄ）はゲート及びソース・ドレインを
形成す工程を示す。 第２図は、第１図［Ｃ１の工程における操作条件の一例
を示すガス導入モード図である。 第３図（ａｌ 〜＋ｉ１１と（ａ’）〜（ｅ’）は、従
来のＭＯＳＦＥＴの製造工程順断面図であり、第３図（
ａｌと（ｂ′）は素子分離工程、同じ＜（ｂ）と（ｃ
’ ）はエツチング工程、同じ＜（Ｃ）と（ａ“）はチ
ャネル領域を形成するエピタキシャル成長の工程、同じ
り（ｄ）と（ｄｏ）はゲート酸化膜を形成する工程、同
しり（ｅ）と（ｅｏ）はゲート及びソース・ドレインを
形成する工程を示すものである。 １・・・基板 ２・・・パッド酸化膜 ３・・・フィールド酸化膜 ４・・・窒化シリコン膜 ５・・・エピタキシャル成長層 ６・・・ゲート酸化膜 ７・・・ゲート ８・・・ソース ９・・・ドレイン 以上 出願人 セイコー電子工業株式会社 ２ ノずソド霞糺イヒ形（ Ｘ ！ ＩＩ Ｉ： よ ｂ Ｍ ＯＳ Ｆ Ｅ
Ｔ の’Ａ社ｉ二〔Ｈｓ＋ＪｊＭ↑ＯＶ第１図 ←エビＺ＋々ルｐソ長−Ｈ−÷ ケート鋏化几建形μν
第１ｒ！Ｊ（ｃ）にａｔ＋が操作条丹２示１ｎ”ス導入
亡−ド図第２［！１ 図面の浄書 第３図 図面の浄書 従来のｒ′ＩＱ’５ＦＥＴ１７）型血工趙頑折面図ル４
（ｚ 昭和６２年 ８月２７日
Claims (2)
- （１）バックグランド圧力が１×１０＾−＾６パスカル
以下である成長室を有する装置において、エピタキシャ
ル成長法を用いて基板上に単結晶膜を設けてチャネル領
域を形成し、引き続き前記チャネル領域を形成するに際
して用いてガスのうち少なくとも１種類のガスをゲート
絶縁膜の成分元素を含むガスに切り換えて、前記単結晶
膜上にゲート絶縁膜を形成することにより、前記チャネ
ル領域と前記ゲート絶縁膜を連続的に形成することを特
徴とする絶縁ゲート電界効果トランジスタの製造方法。 - （２）連続的に形成される前記単結晶膜と前記ゲート絶
縁膜とが、いずれも基板温度８５０℃以下において形成
され、かつそれぞれの膜厚が単原子層オーダーの精度で
制御されていることを特徴とする特許請求の範囲第１項
記載の絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370087A JPS63269577A (ja) | 1987-04-27 | 1987-04-27 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| EP88303695A EP0289246A1 (en) | 1987-04-27 | 1988-04-25 | Method of manufacturing MOS devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370087A JPS63269577A (ja) | 1987-04-27 | 1987-04-27 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269577A true JPS63269577A (ja) | 1988-11-07 |
Family
ID=14361035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10370087A Pending JPS63269577A (ja) | 1987-04-27 | 1987-04-27 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100228330B1 (ko) * | 1995-12-29 | 1999-11-01 | 김영환 | 반도체소자 및 그 제조방법 |
| US8317921B2 (en) | 1998-01-09 | 2012-11-27 | Asm America, Inc. | In situ growth of oxide and silicon layers |
-
1987
- 1987-04-27 JP JP10370087A patent/JPS63269577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100228330B1 (ko) * | 1995-12-29 | 1999-11-01 | 김영환 | 반도체소자 및 그 제조방법 |
| US8317921B2 (en) | 1998-01-09 | 2012-11-27 | Asm America, Inc. | In situ growth of oxide and silicon layers |
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