JPS62261128A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS62261128A JPS62261128A JP10382486A JP10382486A JPS62261128A JP S62261128 A JPS62261128 A JP S62261128A JP 10382486 A JP10382486 A JP 10382486A JP 10382486 A JP10382486 A JP 10382486A JP S62261128 A JPS62261128 A JP S62261128A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置の製造方法に関し、特にＭ
Ｏ３型半導体装置を構成するゲート酸化膜をスパッタ法
を用いて低基板温度で形成するゲート酸化膜の形成方法
に関するものである。
Ｏ３型半導体装置を構成するゲート酸化膜をスパッタ法
を用いて低基板温度で形成するゲート酸化膜の形成方法
に関するものである。
従来１ＭＯＳ型半導体装置を構成するゲート酸化膜は２
基板を９００℃以上の酸素雰囲気中にさらして基板を酸
化する熱酸化法、あるいは少なくとも５００℃以上の基
板温度において例えばシラン、シフランなどの気化した
シリコン化合物と酸素を含むガスと反応させて形成する
熱気相成長法（熱ＣＶＤ法）によ多形成されていた。こ
れら熱酸化法あるいは熱ＣＶＤ法ともに極めて高い基板
温度を必要とするため、基板内における不純物が再拡散
され、その拡散プロファイルが変化すること、あるいは
基板として耐熱性の高いものが必要なことなど、半導体
装置の高信頼化、低廉化を疎外するという欠点を有して
いた。さらに、熱酸化法においては基板材料の酸化物が
安定である必要があること、あるいは熱ＣＶＤ法におい
てはシラン、ジシランなどの極めて有毒なガスを用いる
必要があることなど、半導体装置の基板の自由な選択や
製造装置の保守を困難とする要因を含んでいた。
基板を９００℃以上の酸素雰囲気中にさらして基板を酸
化する熱酸化法、あるいは少なくとも５００℃以上の基
板温度において例えばシラン、シフランなどの気化した
シリコン化合物と酸素を含むガスと反応させて形成する
熱気相成長法（熱ＣＶＤ法）によ多形成されていた。こ
れら熱酸化法あるいは熱ＣＶＤ法ともに極めて高い基板
温度を必要とするため、基板内における不純物が再拡散
され、その拡散プロファイルが変化すること、あるいは
基板として耐熱性の高いものが必要なことなど、半導体
装置の高信頼化、低廉化を疎外するという欠点を有して
いた。さらに、熱酸化法においては基板材料の酸化物が
安定である必要があること、あるいは熱ＣＶＤ法におい
てはシラン、ジシランなどの極めて有毒なガスを用いる
必要があることなど、半導体装置の基板の自由な選択や
製造装置の保守を困難とする要因を含んでいた。
ところで、上記熱酸化法や熱ＣＶＤ法がもつ欠点を改善
するために、従来より蒸着法、プラズマＣＶＤ法あるい
はスパッタ法を用いたものも提案されている。この蒸着
法は、真空槽内で例えばシリコンを電子ビームで加熱・
溶融し、蒸発してくるシリコンと酸素を化合させ、ゲー
トｍ化膜を形成する方法である。この方法は、基板温度
を１００℃以下にまで下げることができるが、蒸発して
くる粒子がほぼ直線的に基板に到達するため、影となる
段差部分にはゲート酸化膜の形成が極めて困難であると
いう欠点を有している。
するために、従来より蒸着法、プラズマＣＶＤ法あるい
はスパッタ法を用いたものも提案されている。この蒸着
法は、真空槽内で例えばシリコンを電子ビームで加熱・
溶融し、蒸発してくるシリコンと酸素を化合させ、ゲー
トｍ化膜を形成する方法である。この方法は、基板温度
を１００℃以下にまで下げることができるが、蒸発して
くる粒子がほぼ直線的に基板に到達するため、影となる
段差部分にはゲート酸化膜の形成が極めて困難であると
いう欠点を有している。
また、プラズマＣＶＤ法は、熱ＣＶＤ法におけるシリコ
ン化合物と酸素との反応に用いている熱エネルギーの代
わシに、プラズマの有するエネルギーを用いる方法であ
る。この方法は、基板温度を３００℃〜４００℃に下げ
ることができるが、基板温度を３００℃以下にすること
は困難であり、かつ熱ＣＶＤ法と同じく例えばシラン、
ジシランなどの人体に有害なシリコン化合物を用いる必
要があるという欠点を有している。
ン化合物と酸素との反応に用いている熱エネルギーの代
わシに、プラズマの有するエネルギーを用いる方法であ
る。この方法は、基板温度を３００℃〜４００℃に下げ
ることができるが、基板温度を３００℃以下にすること
は困難であり、かつ熱ＣＶＤ法と同じく例えばシラン、
ジシランなどの人体に有害なシリコン化合物を用いる必
要があるという欠点を有している。
一方、スパッタ法は、放電ガスのプラズマにより発生し
たイオンをターゲット材に衝突させ、ターゲット材より
スパッタされた粒子を基板上に堆積、あるいはスパッタ
粒子と雰囲気ガスを反応させて基板上に堆積させる方法
である。この場合。
たイオンをターゲット材に衝突させ、ターゲット材より
スパッタされた粒子を基板上に堆積、あるいはスパッタ
粒子と雰囲気ガスを反応させて基板上に堆積させる方法
である。この場合。
ゲート酸化膜の形成には、従来、例えば酸化シリコンを
ターゲット材とし放電ガスとして希ガス単体を用い゛る
もの、およびシリコンをターゲット材とし放電ガスとし
て希ガスと酸素の混合ガスを用いるものが用いられてき
た。
ターゲット材とし放電ガスとして希ガス単体を用い゛る
もの、およびシリコンをターゲット材とし放電ガスとし
て希ガスと酸素の混合ガスを用いるものが用いられてき
た。
しかし、このようなスパッタ法を用いた従来の方法は、
基板温度を１００℃以下にまで下げることができると共
に、人体に有害なガスを不要にできるという利点を有す
る反面、上記ターゲット材と放電ガスの組合せで得られ
たゲート酸化膜が、良好なｌ！！ｉ性をこれまで示して
いないという欠点を有していた。
基板温度を１００℃以下にまで下げることができると共
に、人体に有害なガスを不要にできるという利点を有す
る反面、上記ターゲット材と放電ガスの組合せで得られ
たゲート酸化膜が、良好なｌ！！ｉ性をこれまで示して
いないという欠点を有していた。
本発明は、このような点に鑑みてなされたもので、スパ
ッタ法によりゲート酸化膜などのシリコン酸化膜を基板
上に堆積する際にそのシリコン酸化膜の電気的特性を向
上させたＭＯＳ型半導体装置の製造方法を提供しようと
するものである。
ッタ法によりゲート酸化膜などのシリコン酸化膜を基板
上に堆積する際にそのシリコン酸化膜の電気的特性を向
上させたＭＯＳ型半導体装置の製造方法を提供しようと
するものである。
すなわち、本発明のＭＯＳ型半導体装置の製造方法は、
ターゲット材として酸化シリコンを用い。
ターゲット材として酸化シリコンを用い。
かつ放電ガスとして希ガスに酸素を１０〜５０％混合し
たガスを用いてスパッタ法により基板上にシリコン酸化
膜を堆積する工程を含むことを特徴とするものである。
たガスを用いてスパッタ法により基板上にシリコン酸化
膜を堆積する工程を含むことを特徴とするものである。
したがって、本発明によれば、希ガスに酸素を１０〜５
０％混合した混合ガスと酸化シリコンのターゲット材を
用いた簡単なスパッタ法により、低基板温度でゲート酸
化膜などのシリコン酸化膜を基板上に形成することがで
きる。
０％混合した混合ガスと酸化シリコンのターゲット材を
用いた簡単なスパッタ法により、低基板温度でゲート酸
化膜などのシリコン酸化膜を基板上に形成することがで
きる。
以下１本発明を図面に示す実施例に基づいて説明する。
第１図は本発明に用いるスパッタ装置の一例を示す概略
図である。ここで、真空槽１に設けるターゲット材２は
酸化シリコン（ＳｔＯ，）より成シ、これに対向してゲ
ート酸化膜を形成すべき基板３を真空槽１内の基板ホル
ダー４に配する。そして。
図である。ここで、真空槽１に設けるターゲット材２は
酸化シリコン（ＳｔＯ，）より成シ、これに対向してゲ
ート酸化膜を形成すべき基板３を真空槽１内の基板ホル
ダー４に配する。そして。
上記真空槽１内のガスを排気口５よシ排気した後。
ガス導入口６よシ希ガスに酸素を混合した放電ガスをガ
スの圧力が０．２〜ｚ、ｏｐａとなるように真空槽１内
に導入する。ついで、基板温度を２０〜４００℃とし、
その後、ターゲット材２と真空槽１との間に数百ボルト
ないし数千ポルトの高周波電圧を印加して放電を生ぜし
め、基板３上にゲート宜化膜を形成する。このようにし
て、スパッタ法により低基板温度でかつ有害なガスを用
いることなく、任意の基板上にゲート酸化膜を形成でき
る。
スの圧力が０．２〜ｚ、ｏｐａとなるように真空槽１内
に導入する。ついで、基板温度を２０〜４００℃とし、
その後、ターゲット材２と真空槽１との間に数百ボルト
ないし数千ポルトの高周波電圧を印加して放電を生ぜし
め、基板３上にゲート宜化膜を形成する。このようにし
て、スパッタ法により低基板温度でかつ有害なガスを用
いることなく、任意の基板上にゲート酸化膜を形成でき
る。
次ｅこ、上記ターゲット材２に酸化シリコンを用い、か
つ放電ガスにアルゴンと酸素との混合ガスを用いたスパ
ッタ法により基板温度２００℃で形成した本発明方法に
よるゲート酸化膜の電気的特性の一例を第２図ないし第
４図を参照して説明する。
つ放電ガスにアルゴンと酸素との混合ガスを用いたスパ
ッタ法により基板温度２００℃で形成した本発明方法に
よるゲート酸化膜の電気的特性の一例を第２図ないし第
４図を参照して説明する。
ここで、このゲート酸化膜の形成は、第１図に示シタス
パツメ装置を用い、ターゲット材２として純度９９．９
９％以上の５ｉＣｈを、基板として単結晶Ｓ１ウエハを
用いて行なった場合を示す。
パツメ装置を用い、ターゲット材２として純度９９．９
９％以上の５ｉＣｈを、基板として単結晶Ｓ１ウエハを
用いて行なった場合を示す。
第１表
まず、第１表に、上記ゲート酸化膜を用いたＭＯＳ型半
導体装置の一例として製作したＭＯＳキャパシタの主要
パラメータを示す。仁のとき、基板としてＰ型、 （１
００）方位、比抵抗３〜５Ω・αの単結晶ｓｔラウェ−
を用い、ゲート酸化膜を上記方法によｐ ｌｏＯｎｍ形
成した。ゲート電極には蒸着Ａ、Ｌを用い、面積を０．
３Ｋｍ とした。
導体装置の一例として製作したＭＯＳキャパシタの主要
パラメータを示す。仁のとき、基板としてＰ型、 （１
００）方位、比抵抗３〜５Ω・αの単結晶ｓｔラウェ−
を用い、ゲート酸化膜を上記方法によｐ ｌｏＯｎｍ形
成した。ゲート電極には蒸着Ａ、Ｌを用い、面積を０．
３Ｋｍ とした。
また、第２図に、上記ＭＯＳキャパシタを用いて測定し
た本発明によるゲート酸化膜の絶縁耐圧と。
た本発明によるゲート酸化膜の絶縁耐圧と。
そのゲート酸化膜形成における放電ガス中への酸素混合
率との関係を示す。この２ｇ２図から明らかなように、
放電ガス中への酸素混合率を５〜５０係とすることによ
シ、２００℃と低基板温度にもかかわらず、高温熱酸化
膜に匹適する絶縁耐圧を有するゲート酸化膜をスパッタ
法を用いて形成できる。また、第２図から、酸素を混合
して形成した酸化膜の絶縁耐圧は、従来の酸素を混合せ
ずに形成した酸化膜の絶縁耐圧に比べて約４倍高くなっ
ていることがわかる。
率との関係を示す。この２ｇ２図から明らかなように、
放電ガス中への酸素混合率を５〜５０係とすることによ
シ、２００℃と低基板温度にもかかわらず、高温熱酸化
膜に匹適する絶縁耐圧を有するゲート酸化膜をスパッタ
法を用いて形成できる。また、第２図から、酸素を混合
して形成した酸化膜の絶縁耐圧は、従来の酸素を混合せ
ずに形成した酸化膜の絶縁耐圧に比べて約４倍高くなっ
ていることがわかる。
第２表
つぎに、第２表に１本発明方法により形成したゲート酸
化膜を用いたＭＯＳ型半導体装置の一例として製作した
ＭＯＳトランジスタの主要パラメータを示す。このとき
、基板としてＰ型、 （１００）方位。
化膜を用いたＭＯＳ型半導体装置の一例として製作した
ＭＯＳトランジスタの主要パラメータを示す。このとき
、基板としてＰ型、 （１００）方位。
比抵抗３〜５Ω・σの単結晶Ｓｉウェ八へ用い、ゲート
酸化膜を上記方法により１１００ｎ形成した。
酸化膜を上記方法により１１００ｎ形成した。
ゲート電極にはＰドープポリシリコｙ （Ｐｏ１ｙ−３
ｔ ）膜を用いて５００℃ｍ 形成し、ノース／ドレ
イン電極形成にはＰイオン注入法を用いた。配線はスパ
ッタＡｔ−５ｉ膜を用い、膜厚を５００ ｎｍとした。
ｔ ）膜を用いて５００℃ｍ 形成し、ノース／ドレ
イン電極形成にはＰイオン注入法を用いた。配線はスパ
ッタＡｔ−５ｉ膜を用い、膜厚を５００ ｎｍとした。
また、第３図に、上記ＭＯＳトランジスタと同一条件で
製作したＭＯＳキャパシタ（面積０．１ｍ）を用いて６
１１ｊ定した界面準位密度と、ゲート酸化膜形成におけ
る放電ガス中の酸素混合率との関係を示す。この第３図
から明らかなように、放電ガス中への酸素混合率を１０
〜５０係とすることにより、２００℃と低基板温度にも
かかわらず、高温熱酸化膜に匹適する界面準位密度を有
するゲート酸化膜を形成できる。ここで、仁の酸素混合
率を１０幅未満とすることは、界面準位密度の急激な増
加を招き、また酸素混合率を極端に多く、例えば５０倦
以上とすることけ、ゲート酸化膜の形成時間の増加を招
き、 ＭＯＳ型半導体装置のゲート酸化膜形成法として
、実用的でない。
製作したＭＯＳキャパシタ（面積０．１ｍ）を用いて６
１１ｊ定した界面準位密度と、ゲート酸化膜形成におけ
る放電ガス中の酸素混合率との関係を示す。この第３図
から明らかなように、放電ガス中への酸素混合率を１０
〜５０係とすることにより、２００℃と低基板温度にも
かかわらず、高温熱酸化膜に匹適する界面準位密度を有
するゲート酸化膜を形成できる。ここで、仁の酸素混合
率を１０幅未満とすることは、界面準位密度の急激な増
加を招き、また酸素混合率を極端に多く、例えば５０倦
以上とすることけ、ゲート酸化膜の形成時間の増加を招
き、 ＭＯＳ型半導体装置のゲート酸化膜形成法として
、実用的でない。
さらに、第４図に、上記ＭＯＳ）ランジスタを用いて測
定した電界効果移動度と、ゲート酸化膜形成における放
電ガス中の酸素混合率との関係を示す。同図から明らか
なようＫ、電界効果移動度は。
定した電界効果移動度と、ゲート酸化膜形成における放
電ガス中の酸素混合率との関係を示す。同図から明らか
なようＫ、電界効果移動度は。
ゲート酸化膜の形成が２００℃と低温で行なわれている
にもかかわらず、放電ガス中への酸素混合率が１０〜５
０％の場合には、高温熱酸化膜にほぼ匹適する値となる
。ここで、酸素混合率を１０％未満とすることは、電界
効果移動度の急激な低下を招き、また酸素混合率を極端
に多く１例えば５０％以上にすることはゲート酸化膜の
形成時間の増加を招き、 ＭＯＳ型半導体装置のゲート
酸化膜にとり実用的ではない。
にもかかわらず、放電ガス中への酸素混合率が１０〜５
０％の場合には、高温熱酸化膜にほぼ匹適する値となる
。ここで、酸素混合率を１０％未満とすることは、電界
効果移動度の急激な低下を招き、また酸素混合率を極端
に多く１例えば５０％以上にすることはゲート酸化膜の
形成時間の増加を招き、 ＭＯＳ型半導体装置のゲート
酸化膜にとり実用的ではない。
なお、本実施例では、基板として単結晶シリコン基板に
本発明を適用した例を示したが、本発明を用いて形成し
た酸化膜は、第２図に示したその絶縁耐圧からみて、Ｇ
ａＡｓ笠のンリコン以外の他の基板に適用した場合にも
同様に浸れた効果を期待できる。
本発明を適用した例を示したが、本発明を用いて形成し
た酸化膜は、第２図に示したその絶縁耐圧からみて、Ｇ
ａＡｓ笠のンリコン以外の他の基板に適用した場合にも
同様に浸れた効果を期待できる。
以上説明したように本発明によれば、放電ガスとして希
ガスに酸素を１０〜５０係混合したガスを用いてスパッ
タ法によりゲート酸化膜などのシリコン酸化膜を形成す
ることによシ、絶縁耐圧などの良好な電気的を有するシ
リコン酸化膜を低温で形成できるとともに、この酸化膜
を用いて優れたＭＯＳ型半導体装置１例えばＭＯＳキャ
パシタやＭＯＳ ）ランジスタなどを製作できる。これ
Ｋよって、例えば３次元集積回路素子の製作やディスプ
レイ装置、高機能センターの製作などのプロセスの低温
化を必須とする分野に適用して有効であシ、特にゲート
酸化膜の形成方法として優れた効果を奏する。
ガスに酸素を１０〜５０係混合したガスを用いてスパッ
タ法によりゲート酸化膜などのシリコン酸化膜を形成す
ることによシ、絶縁耐圧などの良好な電気的を有するシ
リコン酸化膜を低温で形成できるとともに、この酸化膜
を用いて優れたＭＯＳ型半導体装置１例えばＭＯＳキャ
パシタやＭＯＳ ）ランジスタなどを製作できる。これ
Ｋよって、例えば３次元集積回路素子の製作やディスプ
レイ装置、高機能センターの製作などのプロセスの低温
化を必須とする分野に適用して有効であシ、特にゲート
酸化膜の形成方法として優れた効果を奏する。
第１図は本発明に用いるスパッタ装置の一例を示す概略
図、第２図は本発明方法により形成したゲート酸化膜の
特注の一例である絶縁耐圧と放電ガスの酸素混合率との
関係を示す図、第３図は本発明方法により形成したゲー
ト酸化膜を用い、第２表に示す条件と同一で製作したＭ
ＯＳキャパシタよシ求めた界面準位密度とゲート酸化膜
形成における放電ガス中の酸素混合率との関係を示す図
、第４図は本発明方法により形成したゲート酸化膜を用
いたＭＯＳ型半導体装置のＷ性の一例であるＭＯＳ型ト
ランジスタの電界効果移動度とゲート酸化膜形成におけ
る放電ガス中の酸素混合率との関係を示す図である。 １・・・・真空槽、２φ・・・ターゲット材（酸化シリ
コン）、３・・・・基板、４・・・・基板ホルダー、５
・・・−排気口、６・・・・ガス導入口。 特許出願人 日本電信電話株式会社 代、理 人 山 川 政 脂（ほか１名）第１＠ 第２図 腋粂農台−Ｖ（％） 第３図 Ｖ岸渫＠？＋（％） 第４図
図、第２図は本発明方法により形成したゲート酸化膜の
特注の一例である絶縁耐圧と放電ガスの酸素混合率との
関係を示す図、第３図は本発明方法により形成したゲー
ト酸化膜を用い、第２表に示す条件と同一で製作したＭ
ＯＳキャパシタよシ求めた界面準位密度とゲート酸化膜
形成における放電ガス中の酸素混合率との関係を示す図
、第４図は本発明方法により形成したゲート酸化膜を用
いたＭＯＳ型半導体装置のＷ性の一例であるＭＯＳ型ト
ランジスタの電界効果移動度とゲート酸化膜形成におけ
る放電ガス中の酸素混合率との関係を示す図である。 １・・・・真空槽、２φ・・・ターゲット材（酸化シリ
コン）、３・・・・基板、４・・・・基板ホルダー、５
・・・−排気口、６・・・・ガス導入口。 特許出願人 日本電信電話株式会社 代、理 人 山 川 政 脂（ほか１名）第１＠ 第２図 腋粂農台−Ｖ（％） 第３図 Ｖ岸渫＠？＋（％） 第４図
Claims (1)
- ターゲット材として酸化シリコンを用い、かつ放電ガス
として希ガスに酸素を１０〜５０％混合したガスを用い
てスパッタ法により基板上にシリコン酸化膜を堆積する
工程を含むことを特徴とするＭＯＳ型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10382486A JPS62261128A (ja) | 1986-05-08 | 1986-05-08 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10382486A JPS62261128A (ja) | 1986-05-08 | 1986-05-08 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62261128A true JPS62261128A (ja) | 1987-11-13 |
| JPH0243334B2 JPH0243334B2 (ja) | 1990-09-28 |
Family
ID=14364160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10382486A Granted JPS62261128A (ja) | 1986-05-08 | 1986-05-08 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62261128A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665210A (en) * | 1990-07-24 | 1997-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| US6177302B1 (en) * | 1990-11-09 | 2001-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using multiple sputtering chambers |
| US6586346B1 (en) * | 1990-02-06 | 2003-07-01 | Semiconductor Energy Lab | Method of forming an oxide film |
| JP2005285830A (ja) * | 2004-03-26 | 2005-10-13 | Dainippon Printing Co Ltd | ゲート絶縁膜の形成方法及び薄膜トランジスタの製造方法並びに薄膜トランジスタ |
| US6979840B1 (en) | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
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-
1986
- 1986-05-08 JP JP10382486A patent/JPS62261128A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586346B1 (en) * | 1990-02-06 | 2003-07-01 | Semiconductor Energy Lab | Method of forming an oxide film |
| US6960812B2 (en) | 1990-02-06 | 2005-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming an oxide film |
| US7301211B2 (en) | 1990-02-06 | 2007-11-27 | Semiconductor Energy Laboratory Co. Ltd. | Method of forming an oxide film |
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| US6144057A (en) * | 1990-07-24 | 2000-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including a field effect transistor |
| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| US6177302B1 (en) * | 1990-11-09 | 2001-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using multiple sputtering chambers |
| US6566175B2 (en) | 1990-11-09 | 2003-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing gate insulated field effect transistors |
| US7507615B2 (en) | 1990-11-09 | 2009-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing gate insulated field effect transistors |
| US6979840B1 (en) | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
| JP2005285830A (ja) * | 2004-03-26 | 2005-10-13 | Dainippon Printing Co Ltd | ゲート絶縁膜の形成方法及び薄膜トランジスタの製造方法並びに薄膜トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0243334B2 (ja) | 1990-09-28 |
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