JPS5929425A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5929425A JPS5929425A JP57140046A JP14004682A JPS5929425A JP S5929425 A JPS5929425 A JP S5929425A JP 57140046 A JP57140046 A JP 57140046A JP 14004682 A JP14004682 A JP 14004682A JP S5929425 A JPS5929425 A JP S5929425A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- deposited
- thickness
- protection film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置製造方法に関し、特に高比抵抗多
結晶シリコン薄膜と絶縁膜とからなる多層構成保護膜の
製造方法に関する。
結晶シリコン薄膜と絶縁膜とからなる多層構成保護膜の
製造方法に関する。
従来例の構成とその問題点
従来、メサ型、あるいけプレーナ型半導体装置の表面保
護膜として、一般に用いられている二酸化硅素（Ｓｉｏ
２）膜等の絶縁膜では、高い絶縁性を保有している反面
、膜表面の帯電とか電界による表向放電等による電気的
に劣化することがしばしばある。又５ｉＯｚ膜には製造
過程等で侵入するアルカリ等の不純物可動イオンが存在
し、このため高電圧印加時にイオン電流に起因するリー
ク電流や絶縁破壊があられれ安定性に問題がある。５１
０２膜の代わりに不純物をドープしたリンガラスを始め
とする種々のガラスが用いられるが、性能、形成方法な
どに問題があることも衆知である。
護膜として、一般に用いられている二酸化硅素（Ｓｉｏ
２）膜等の絶縁膜では、高い絶縁性を保有している反面
、膜表面の帯電とか電界による表向放電等による電気的
に劣化することがしばしばある。又５ｉＯｚ膜には製造
過程等で侵入するアルカリ等の不純物可動イオンが存在
し、このため高電圧印加時にイオン電流に起因するリー
ク電流や絶縁破壊があられれ安定性に問題がある。５１
０２膜の代わりに不純物をドープしたリンガラスを始め
とする種々のガラスが用いられるが、性能、形成方法な
どに問題があることも衆知である。
又、シリコン酸化物の混在した多結晶シリコン膜により
半導体装置を被覆し、この絶縁性を低減した保護膜が、
５ｉｐｏｓ膜として利用されることも行なわれている。
半導体装置を被覆し、この絶縁性を低減した保護膜が、
５ｉｐｏｓ膜として利用されることも行なわれている。
５ＩＰＯ８膜の主なねらいは、微小リークを生ずるよう
に制御し、もってチャージアップ、放電などによる絶縁
破壊を減少することにある。しかし、従来のシリコン酸
化物の混在しだ５ＩＰＯ５膜は、その形成過程で用いら
れる多結晶シリコン膜の製造装置が複雑になり、また、
シリコン酸化物混在比の制御が難かしいという問題があ
る。
に制御し、もってチャージアップ、放電などによる絶縁
破壊を減少することにある。しかし、従来のシリコン酸
化物の混在しだ５ＩＰＯ５膜は、その形成過程で用いら
れる多結晶シリコン膜の製造装置が複雑になり、また、
シリコン酸化物混在比の制御が難かしいという問題があ
る。
発明の目的
不発明け、上記問題解決のためになされたもので、本発
明は安定した表面保護膜を形成出来る半導体装置の製造
方法を提供せんとするものである。
明は安定した表面保護膜を形成出来る半導体装置の製造
方法を提供せんとするものである。
発明の構成
本発明は多結晶シリコン膜を２００Ｘ〜４００に程度に
半導体基板表面に薄く堆積し、不活性雰囲気中で熱処理
して多結晶シリコンの粒径、従って、抵抗率を制御し、
この後５１０２膜を重ねて多層保護膜を形成する工程を
そなえた半導体装置の製造方法である。多結晶シリコン
を、２００Ａ〜４００Ａの薄膜に堆積し、９００’Ｃの
温度で３０分間、不活性ガス中で熱処理を加えることに
より、粒径が均一で、以後の熱処理に対して安定であり
、しかも、所望の高比抵抗を有する多結晶シリコン膜が
得られる。この多結晶シリコン膜ｄ゛、又、電極などに
用いるＭまたｔｒｉＡｉ合金膜の被着、シンターなどで
金属と接することがあってもＡ、Ｉ！、等の侵入拡散を
基板単結晶シリコン程度にすることができる。
半導体基板表面に薄く堆積し、不活性雰囲気中で熱処理
して多結晶シリコンの粒径、従って、抵抗率を制御し、
この後５１０２膜を重ねて多層保護膜を形成する工程を
そなえた半導体装置の製造方法である。多結晶シリコン
を、２００Ａ〜４００Ａの薄膜に堆積し、９００’Ｃの
温度で３０分間、不活性ガス中で熱処理を加えることに
より、粒径が均一で、以後の熱処理に対して安定であり
、しかも、所望の高比抵抗を有する多結晶シリコン膜が
得られる。この多結晶シリコン膜ｄ゛、又、電極などに
用いるＭまたｔｒｉＡｉ合金膜の被着、シンターなどで
金属と接することがあってもＡ、Ｉ！、等の侵入拡散を
基板単結晶シリコン程度にすることができる。
本発明の方法で形成した多層絶縁と従来の５ＩＰＯ８膜
とを比較して、著しく異なる点け、５ＩＰＯ５膜では、
多結晶シリコン中にシリコン酸化物を混在させるが、本
発明では、多結晶シリコンと、シリコン酸化物（ＳｉＯ
２）とを分離多層膜とすることにある。このように、分
離多層膜となしたこ々により、容易な製造方法で、安定
で十分な絶縁保護効果が得られる。
とを比較して、著しく異なる点け、５ＩＰＯ５膜では、
多結晶シリコン中にシリコン酸化物を混在させるが、本
発明では、多結晶シリコンと、シリコン酸化物（ＳｉＯ
２）とを分離多層膜とすることにある。このように、分
離多層膜となしたこ々により、容易な製造方法で、安定
で十分な絶縁保護効果が得られる。
発明の構成
以丁、本発明の実施例を図面を用いて説明する。
第１図のように、ｐ型ベース領域２およびｎ型エミッタ
領域３を形成したプレーナ型の半導体素子をもつシリコ
ン基板１面に厚さ１０００Ｘ以上の８１０２膜４を形成
する。ついで、第２図のように減圧ＣＶＤ装置により、
例えばＳｉＨ４を用い６２００Ｃで多結晶シリコン６を
２００〜４０ＯＮの厚さで堆積する。この多結晶シリコ
ン６を堆積したシリコン基板１を不活性ガス（例えば、
Ｎ２もしくｔ／′ｉＮ２／Ｈ２＝ ９／１ ）の中で、
９００’Ｃ（７）温度テ３０分間の熱処理を行う。その
後、第３図のように、この多結晶シリコン６の上に、Ｃ
ＶＤ法により、ＳｉＯ２膜６を１〜２μｍの厚さに被着
し、保護膜を形成する。そして、この保護膜を選択的に
開口し、ベース、エミッタ、コレクタ電極８を形成しく
第４図）、コ１７）後、全面にＣＶＤ−８ｉｓＮ４膜に
形成する （第５図）。
領域３を形成したプレーナ型の半導体素子をもつシリコ
ン基板１面に厚さ１０００Ｘ以上の８１０２膜４を形成
する。ついで、第２図のように減圧ＣＶＤ装置により、
例えばＳｉＨ４を用い６２００Ｃで多結晶シリコン６を
２００〜４０ＯＮの厚さで堆積する。この多結晶シリコ
ン６を堆積したシリコン基板１を不活性ガス（例えば、
Ｎ２もしくｔ／′ｉＮ２／Ｈ２＝ ９／１ ）の中で、
９００’Ｃ（７）温度テ３０分間の熱処理を行う。その
後、第３図のように、この多結晶シリコン６の上に、Ｃ
ＶＤ法により、ＳｉＯ２膜６を１〜２μｍの厚さに被着
し、保護膜を形成する。そして、この保護膜を選択的に
開口し、ベース、エミッタ、コレクタ電極８を形成しく
第４図）、コ１７）後、全面にＣＶＤ−８ｉｓＮ４膜に
形成する （第５図）。
発明の効果
以上のように本発明により形成された保護膜は半導体基
板面に平行に２ Ｘ １０’Ｖ／Ｃｒｎの電界で、リー
ク電流１１ｔｋ以Ｆの電気的特性を有する。又、本発明
を高耐圧集積回路デバイスに応用し、保護膜の絶縁膜を
開口してＡノまたはＡ１合金膜で電極配線形式を行って
も人、ｌｌ等が多結晶シリコン膜中に深く侵入すること
はない。このようにして得られた半導体素子で、２５０
７の耐圧をもつ集積回路か得られる。
板面に平行に２ Ｘ １０’Ｖ／Ｃｒｎの電界で、リー
ク電流１１ｔｋ以Ｆの電気的特性を有する。又、本発明
を高耐圧集積回路デバイスに応用し、保護膜の絶縁膜を
開口してＡノまたはＡ１合金膜で電極配線形式を行って
も人、ｌｌ等が多結晶シリコン膜中に深く侵入すること
はない。このようにして得られた半導体素子で、２５０
７の耐圧をもつ集積回路か得られる。
更に、又本発明の方法は、製造技術の組合せとしても、
容易であり、また、これにより形成処理される５１０２
−多結晶シリコンの多層構成保護膜は、安定した高比抵
抗膜であり、集積回路に好適である。
容易であり、また、これにより形成処理される５１０２
−多結晶シリコンの多層構成保護膜は、安定した高比抵
抗膜であり、集積回路に好適である。
第１図〜第６図は本発明に係る半導体装置の製造方法を
示す工程断面図である。 １・・・・・ｎ型シリコン基板、２・・・・・・ｐ型領
域、３・・・・・・ｎ型領域、４・・・・・・５１０２
膜、５・・・・・・多結晶シリコン膜、６・・・・・・
Ｑ Ｖ Ｄ −ＳｉＯ２膜、７・・・・・・電極、ｓ
・−−−−−Ｇ Ｖ Ｄ −５ｉ５Ｎ４膜。
示す工程断面図である。 １・・・・・ｎ型シリコン基板、２・・・・・・ｐ型領
域、３・・・・・・ｎ型領域、４・・・・・・５１０２
膜、５・・・・・・多結晶シリコン膜、６・・・・・・
Ｑ Ｖ Ｄ −ＳｉＯ２膜、７・・・・・・電極、ｓ
・−−−−−Ｇ Ｖ Ｄ −５ｉ５Ｎ４膜。
Claims (1)
- 半導体素子を形成した半導体基板上に多結晶シリコン膜
を形成する工程、前記多結晶シリコン膜を８００°Ｃ〜
９００’Ｃの温度で不活性ガス中で熱処理する工程、シ
リコン酸化膜を気相蒸着法により被覆する工程をそなえ
だ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140046A JPS5929425A (ja) | 1982-08-11 | 1982-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140046A JPS5929425A (ja) | 1982-08-11 | 1982-08-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5929425A true JPS5929425A (ja) | 1984-02-16 |
| JPH0115137B2 JPH0115137B2 (ja) | 1989-03-15 |
Family
ID=15259715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140046A Granted JPS5929425A (ja) | 1982-08-11 | 1982-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929425A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254735A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体装置 |
| JPS6218041A (ja) * | 1985-07-17 | 1987-01-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1982
- 1982-08-11 JP JP57140046A patent/JPS5929425A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254735A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体装置 |
| JPS6218041A (ja) * | 1985-07-17 | 1987-01-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0115137B2 (ja) | 1989-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3864817A (en) | Method of making capacitor and resistor for monolithic integrated circuits | |
| US3976511A (en) | Method for fabricating integrated circuit structures with full dielectric isolation by ion bombardment | |
| US3660735A (en) | Complementary metal insulator silicon transistor pairs | |
| JPS6010773A (ja) | １素子型ｆｅｔ−記憶キヤパシタ回路の形成方法 | |
| US4435898A (en) | Method for making a base etched transistor integrated circuit | |
| US4575923A (en) | Method of manufacturing a high resistance layer having a low temperature coefficient of resistance and semiconductor device having such high resistance layer | |
| US6090675A (en) | Formation of dielectric layer employing high ozone:tetraethyl-ortho-silicate ratios during chemical vapor deposition | |
| JPH0851103A (ja) | 薄膜の生成方法 | |
| US3540925A (en) | Ion bombardment of insulated gate semiconductor devices | |
| US4270136A (en) | MIS Device having a metal and insulating layer containing at least one cation-trapping element | |
| US3550256A (en) | Control of surface inversion of p- and n-type silicon using dense dielectrics | |
| JPH0828502B2 (ja) | 双方向性の電力用縦形ｍｏｓ素子およびそれの製造方法 | |
| JPS5929425A (ja) | 半導体装置の製造方法 | |
| JPH0290568A (ja) | 薄膜トランジスタの製造方法 | |
| JPH05275702A (ja) | 薄膜トランジスタ | |
| JPS62261128A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS632143B2 (ja) | ||
| JP2635086B2 (ja) | 半導体装置の製造方法 | |
| KR0128521B1 (ko) | 반도체 소자의 특성저하 회복방법 | |
| JPS6136934A (ja) | 半導体装置の製造方法 | |
| JPS60202943A (ja) | 絶縁膜の形成方法 | |
| JPH05102145A (ja) | ポリシリコン配線の形成方法 | |
| JPH01191449A (ja) | 半導体装置の製造方法 | |
| JPH0482052B2 (ja) | ||
| JP2002526944A (ja) | 絶縁領域上にアモルファス又は多結晶の層を形成する方法 |