JPH0243334B2 - - Google Patents
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- JPH0243334B2 JPH0243334B2 JP10382486A JP10382486A JPH0243334B2 JP H0243334 B2 JPH0243334 B2 JP H0243334B2 JP 10382486 A JP10382486 A JP 10382486A JP 10382486 A JP10382486 A JP 10382486A JP H0243334 B2 JPH0243334 B2 JP H0243334B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Description
〔産業上の利用分野〕
本発明はMOS型半導体装置の製造方法に関し、
特にMOS型半導体装置を構成するゲート酸化膜
をスパツタ法を用いて低基板温度で形成するゲー
ト酸化膜の形成方法に関するものである。 〔従来の技術〕 従来、MOS型半導体装置を構成するゲート酸
化膜は、基板を900℃以上の酸素雰囲気中にさら
して基板を酸化する熱酸化法、あるいは少なくと
も500℃以上の基板温度において例えばシラン、
ジシランなどの気化したシリコン化合物と酸素を
含むガスと反応させて形成する熱気相成長法（熱
CVD法）により形成されていた。これら熱酸化
法あるいは熱CVD法ともに極めて高い基板温度
を必要とするため、基板内における不純物が再拡
散され、その拡散プロフアイルが変化すること、
あるいは基板として耐熱性の高いものが必要なこ
となど、半導体装置の高信頼化、低廉化を疎外す
るという欠点を有していた。さらに、熱酸化法に
おいては基板材料の酸化物が安定である必要があ
ること、あるいは熱CVD法においてはシラン、
ジシランなどの極めて有毒なガスを用いる必要が
あることなど、半導体装置の基板の自由な選択や
製造装置の保守を困難とする要因を含んでいた。 ところで、上記熱酸化法や熱CVD法がもつ欠
点を改善するために、従来より蒸着法、プラズマ
CVD法あるいはスパツタ法を用いたものも提案
されている。この蒸着法は、真空槽内で例えばシ
リコンを電子ビームで加熱・溶融し、蒸発してく
るシリコンと酸素を化合させ、ゲート酸化膜を形
成する方法である。この方法は、基板温度を100
℃以下にまで下げることができるが、蒸発してく
る粒子がほぼ直線的に基板に到達するため、影と
なる段差部分にはゲート酸化膜の形成が極めて困
難であるという欠点を有している。 また、プラズマCVD法は、熱CVD法における
シリコン化合物と酸素との反応に用いている熱エ
ネルギーの代わりに、プラズマの有するエネルギ
ーを用いる方法である。この方法は、基板温度を
300℃〜400℃に下げることができるが、基板温度
を300℃以下にすることは困難であり、かつ熱
CVD法と同じく例えばシラン、ジシランなどの
人体に有害なシリコン化合物を用いる必要がある
という欠点を有している。 一方、スパツタ法は、放電ガスのプラズマによ
り発生したイオンをターゲツト材に衝突させ、タ
ーゲツト材よりスパツタされた粒子を基板上に堆
積、あるいはスパツタ粒子と雰囲気ガスを反応さ
せて基板上に堆積させる方法である。この場合、
ゲート酸化膜の形成には、従来、例えば酸化シリ
コンをターゲツト材とし放電ガスとして希ガス単
体を用いるもの、およびシリコンをターゲツト材
とし放電ガスとして希ガスと酸素の混合ガスを用
いるものが用いられてきた。 〔発明が解決しようとする問題点〕 しかし、このようなスパツタ法を用いた従来の
方法は、基板温度を100℃以下にまで下げること
ができると共に、人体に有害なガスを不要にでき
るという利点を有する反面、上記ターゲツト材と
放電ガスの組合せで得られたゲート酸化膜が、良
好な特性をこれまで示していないという欠点を有
していた。 本発明は、このような点に鑑みてなされたもの
で、スパツタ法によりゲート酸化膜などのシリコ
ン酸化膜を基板上に堆積する際にそのシリコン酸
化膜の電気的特性を向上させたMOS型半導体装
置の製造方法を提供しようとするものである。 〔問題点を解決するための手段〕 すなわち、本発明のMOS型半導体装置の製造
方法は、ターゲツト材として酸化シリコンを用
い、かつ放電ガスとして希ガスに酸素を10〜50％
混合したガスを用いてスパツタ法により基板上に
シリコン酸化膜を堆積する工程を含むことを特徴
とするものである。 〔作用〕 したがつて、本発明によれば、希ガスに酸素を
10〜50％混合した混合ガスと酸化シリコンのター
ゲツト材を用いた簡単なスパツタ法により、低基
板温度でゲート酸化膜などのシリコン酸化膜を基
板上に形成することができる。 〔実施例〕 以下、本発明を図面に示す実施例に基づいて説
明する。 第１図は本発明に用いるスパツタ装置の一例を
示す概略図である。ここで、真空槽１に設けるタ
ーゲツト材２は酸化シリコン（SiO2）より成り、
これに対向してゲート酸化膜を形成すべき基板３
を真空槽１内の基板ホルダー４に配する。そし
て、上記真空槽１内のガスを排気口５より排気し
た後、ガス導入口６より希ガスに酸素を混合した
放電ガスをガスの圧力が0.2〜2.0Paとなるように
真空槽１内に導入する。ついで、基板温度を20〜
400℃とし、その後、ターゲツト材２と真空槽１
との間に数百ボルトないし数千ボルトの高周波電
圧を印加して放電を生ぜしめ、基板３上にゲート
酸化膜を形成する。このようにして、スパツタ法
により低基板温度でかつ有害なガスを用いること
なく、任意の基板上にゲート酸化膜を形成でき
る。 次に、上記ターゲツト材２に酸化シリコンを用
い、かつ放電ガスにアルゴンと酸素との混合ガス
を用いたスパツタ法により基板温度200℃で形成
した本発明方法によるゲート酸化膜の電気的特性
の一例を第２図ないし第４図を参照して説明す
る。ここで、このゲート酸化膜の形成は、第１図
に示したスパツタ装置を用い、ターゲツト材２と
して純度99.99％以上のSiO2を、基板として単結
晶Siウエハを用いて行なつた場合を示す。
特にMOS型半導体装置を構成するゲート酸化膜
をスパツタ法を用いて低基板温度で形成するゲー
ト酸化膜の形成方法に関するものである。 〔従来の技術〕 従来、MOS型半導体装置を構成するゲート酸
化膜は、基板を900℃以上の酸素雰囲気中にさら
して基板を酸化する熱酸化法、あるいは少なくと
も500℃以上の基板温度において例えばシラン、
ジシランなどの気化したシリコン化合物と酸素を
含むガスと反応させて形成する熱気相成長法（熱
CVD法）により形成されていた。これら熱酸化
法あるいは熱CVD法ともに極めて高い基板温度
を必要とするため、基板内における不純物が再拡
散され、その拡散プロフアイルが変化すること、
あるいは基板として耐熱性の高いものが必要なこ
となど、半導体装置の高信頼化、低廉化を疎外す
るという欠点を有していた。さらに、熱酸化法に
おいては基板材料の酸化物が安定である必要があ
ること、あるいは熱CVD法においてはシラン、
ジシランなどの極めて有毒なガスを用いる必要が
あることなど、半導体装置の基板の自由な選択や
製造装置の保守を困難とする要因を含んでいた。 ところで、上記熱酸化法や熱CVD法がもつ欠
点を改善するために、従来より蒸着法、プラズマ
CVD法あるいはスパツタ法を用いたものも提案
されている。この蒸着法は、真空槽内で例えばシ
リコンを電子ビームで加熱・溶融し、蒸発してく
るシリコンと酸素を化合させ、ゲート酸化膜を形
成する方法である。この方法は、基板温度を100
℃以下にまで下げることができるが、蒸発してく
る粒子がほぼ直線的に基板に到達するため、影と
なる段差部分にはゲート酸化膜の形成が極めて困
難であるという欠点を有している。 また、プラズマCVD法は、熱CVD法における
シリコン化合物と酸素との反応に用いている熱エ
ネルギーの代わりに、プラズマの有するエネルギ
ーを用いる方法である。この方法は、基板温度を
300℃〜400℃に下げることができるが、基板温度
を300℃以下にすることは困難であり、かつ熱
CVD法と同じく例えばシラン、ジシランなどの
人体に有害なシリコン化合物を用いる必要がある
という欠点を有している。 一方、スパツタ法は、放電ガスのプラズマによ
り発生したイオンをターゲツト材に衝突させ、タ
ーゲツト材よりスパツタされた粒子を基板上に堆
積、あるいはスパツタ粒子と雰囲気ガスを反応さ
せて基板上に堆積させる方法である。この場合、
ゲート酸化膜の形成には、従来、例えば酸化シリ
コンをターゲツト材とし放電ガスとして希ガス単
体を用いるもの、およびシリコンをターゲツト材
とし放電ガスとして希ガスと酸素の混合ガスを用
いるものが用いられてきた。 〔発明が解決しようとする問題点〕 しかし、このようなスパツタ法を用いた従来の
方法は、基板温度を100℃以下にまで下げること
ができると共に、人体に有害なガスを不要にでき
るという利点を有する反面、上記ターゲツト材と
放電ガスの組合せで得られたゲート酸化膜が、良
好な特性をこれまで示していないという欠点を有
していた。 本発明は、このような点に鑑みてなされたもの
で、スパツタ法によりゲート酸化膜などのシリコ
ン酸化膜を基板上に堆積する際にそのシリコン酸
化膜の電気的特性を向上させたMOS型半導体装
置の製造方法を提供しようとするものである。 〔問題点を解決するための手段〕 すなわち、本発明のMOS型半導体装置の製造
方法は、ターゲツト材として酸化シリコンを用
い、かつ放電ガスとして希ガスに酸素を10〜50％
混合したガスを用いてスパツタ法により基板上に
シリコン酸化膜を堆積する工程を含むことを特徴
とするものである。 〔作用〕 したがつて、本発明によれば、希ガスに酸素を
10〜50％混合した混合ガスと酸化シリコンのター
ゲツト材を用いた簡単なスパツタ法により、低基
板温度でゲート酸化膜などのシリコン酸化膜を基
板上に形成することができる。 〔実施例〕 以下、本発明を図面に示す実施例に基づいて説
明する。 第１図は本発明に用いるスパツタ装置の一例を
示す概略図である。ここで、真空槽１に設けるタ
ーゲツト材２は酸化シリコン（SiO2）より成り、
これに対向してゲート酸化膜を形成すべき基板３
を真空槽１内の基板ホルダー４に配する。そし
て、上記真空槽１内のガスを排気口５より排気し
た後、ガス導入口６より希ガスに酸素を混合した
放電ガスをガスの圧力が0.2〜2.0Paとなるように
真空槽１内に導入する。ついで、基板温度を20〜
400℃とし、その後、ターゲツト材２と真空槽１
との間に数百ボルトないし数千ボルトの高周波電
圧を印加して放電を生ぜしめ、基板３上にゲート
酸化膜を形成する。このようにして、スパツタ法
により低基板温度でかつ有害なガスを用いること
なく、任意の基板上にゲート酸化膜を形成でき
る。 次に、上記ターゲツト材２に酸化シリコンを用
い、かつ放電ガスにアルゴンと酸素との混合ガス
を用いたスパツタ法により基板温度200℃で形成
した本発明方法によるゲート酸化膜の電気的特性
の一例を第２図ないし第４図を参照して説明す
る。ここで、このゲート酸化膜の形成は、第１図
に示したスパツタ装置を用い、ターゲツト材２と
して純度99.99％以上のSiO2を、基板として単結
晶Siウエハを用いて行なつた場合を示す。
【表】
まず、第１表に、上記ゲート酸化膜を用いた
MOS型半導体装置の一例として製作したMOSキ
ヤパシタの主要パラメータを示す。このとき、基
板としてＰ型、（100）方位、比抵抗３〜5Ω・cm
の単結晶Siウエハを用い、ゲート酸化膜を上記方
法により100nｍ形成した。ゲート電極には蒸着
Alを用い、面積を0.3mm2とした。 また、第２図に、上記MOSキヤパシタを用い
て測定した本発明によるゲート酸化膜の絶縁耐圧
と、そのゲート酸化膜形成における放電ガス中へ
の酸素混合率との関係を示す。この第２図から明
らかなように、放電ガス中への酸素混合率を５〜
50％とすることにより、200℃と低基板温度にも
かかわらず、高温熱酸化膜に匹適する絶縁耐圧を
有するゲート酸化膜をスパツタ法を用いて形成で
きる。また、第２図から、酸素を混合して形成し
た酸化膜の絶縁耐圧は、従来の酸素を混合せずに
形成した酸化膜の絶縁耐圧に比べて約４倍高くな
つていることがわかる。
MOS型半導体装置の一例として製作したMOSキ
ヤパシタの主要パラメータを示す。このとき、基
板としてＰ型、（100）方位、比抵抗３〜5Ω・cm
の単結晶Siウエハを用い、ゲート酸化膜を上記方
法により100nｍ形成した。ゲート電極には蒸着
Alを用い、面積を0.3mm2とした。 また、第２図に、上記MOSキヤパシタを用い
て測定した本発明によるゲート酸化膜の絶縁耐圧
と、そのゲート酸化膜形成における放電ガス中へ
の酸素混合率との関係を示す。この第２図から明
らかなように、放電ガス中への酸素混合率を５〜
50％とすることにより、200℃と低基板温度にも
かかわらず、高温熱酸化膜に匹適する絶縁耐圧を
有するゲート酸化膜をスパツタ法を用いて形成で
きる。また、第２図から、酸素を混合して形成し
た酸化膜の絶縁耐圧は、従来の酸素を混合せずに
形成した酸化膜の絶縁耐圧に比べて約４倍高くな
つていることがわかる。
以上説明したように本発明によれば、放電ガス
として希ガスに酸素を10〜50％混合したガスを用
いてスパツタ法によりゲート酸化膜などのシリコ
ン酸化膜を形成することにより、絶縁耐圧などの
良好な電気的を有するシリコン酸化膜を低温で形
成できるとともに、この酸化膜を用いて優れた
MOS型半導体装置、例えばMOSキヤパシタや
MOSトランジスタなどを製作できる。これによ
つて、例えば３次元集積回路素子の製作やデイス
プレイ装置、高機能センターの製作などのプロセ
スの低温化を必須とする分野に適用して有効であ
り、特にゲート酸化膜の形成方法として優れた効
果を奏する。
として希ガスに酸素を10〜50％混合したガスを用
いてスパツタ法によりゲート酸化膜などのシリコ
ン酸化膜を形成することにより、絶縁耐圧などの
良好な電気的を有するシリコン酸化膜を低温で形
成できるとともに、この酸化膜を用いて優れた
MOS型半導体装置、例えばMOSキヤパシタや
MOSトランジスタなどを製作できる。これによ
つて、例えば３次元集積回路素子の製作やデイス
プレイ装置、高機能センターの製作などのプロセ
スの低温化を必須とする分野に適用して有効であ
り、特にゲート酸化膜の形成方法として優れた効
果を奏する。
第１図は本発明に用いるスパツタ装置の一例を
示す概略図、第２図は本発明方法により形成した
ゲート酸化膜の特性の一例である絶縁耐圧と放電
ガスの酸素混合率との関係を示す図、第３図は本
発明方法により形成したゲート酸化膜を用い、第
２表に示す条件と同一で製作したMOSキヤパシ
タより求めた界面準位密度とゲート酸化膜形成に
おける放電ガス中の酸素混合率との関係を示す
図、第４図は本発明方法により形成したゲート酸
化膜を用いたMOS型半導体装置の特性の一例で
あるMOS型トランジスタの電界効果移動度とゲ
ート酸化膜形成における放電ガス中の酸素混合率
との関係を示す図である。 １……真空槽、２……ターゲツト材（酸化シリ
コン）、３……基板、４……基板ホルダー、５…
…排気口、６……ガス導入口。
示す概略図、第２図は本発明方法により形成した
ゲート酸化膜の特性の一例である絶縁耐圧と放電
ガスの酸素混合率との関係を示す図、第３図は本
発明方法により形成したゲート酸化膜を用い、第
２表に示す条件と同一で製作したMOSキヤパシ
タより求めた界面準位密度とゲート酸化膜形成に
おける放電ガス中の酸素混合率との関係を示す
図、第４図は本発明方法により形成したゲート酸
化膜を用いたMOS型半導体装置の特性の一例で
あるMOS型トランジスタの電界効果移動度とゲ
ート酸化膜形成における放電ガス中の酸素混合率
との関係を示す図である。 １……真空槽、２……ターゲツト材（酸化シリ
コン）、３……基板、４……基板ホルダー、５…
…排気口、６……ガス導入口。
Claims (1)
- １ ターゲツト材として酸化シリコンを用い、か
つ放電ガスとして希ガスに酸素を10〜50％混合し
たガスを用いてスパツタ法により基板上にシリコ
ン酸化膜を堆積する工程を含むことを特徴とする
MOS型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10382486A JPS62261128A (ja) | 1986-05-08 | 1986-05-08 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10382486A JPS62261128A (ja) | 1986-05-08 | 1986-05-08 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62261128A JPS62261128A (ja) | 1987-11-13 |
| JPH0243334B2 true JPH0243334B2 (ja) | 1990-09-28 |
Family
ID=14364160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10382486A Granted JPS62261128A (ja) | 1986-05-08 | 1986-05-08 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62261128A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0445535B1 (en) * | 1990-02-06 | 1995-02-01 | Sel Semiconductor Energy Laboratory Co., Ltd. | Method of forming an oxide film |
| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| EP0468758B1 (en) * | 1990-07-24 | 1997-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| TW237562B (ja) * | 1990-11-09 | 1995-01-01 | Semiconductor Energy Res Co Ltd | |
| US6979840B1 (en) | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
| JP2005285830A (ja) * | 2004-03-26 | 2005-10-13 | Dainippon Printing Co Ltd | ゲート絶縁膜の形成方法及び薄膜トランジスタの製造方法並びに薄膜トランジスタ |
-
1986
- 1986-05-08 JP JP10382486A patent/JPS62261128A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62261128A (ja) | 1987-11-13 |
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