JPH0281421A - 多結晶シリコン膜の形成方法 - Google Patents
多結晶シリコン膜の形成方法Info
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳＦＥＴのゲート電極あるいはＳｏｌ技
術において絶縁膜上の層・状素子を形成する半導体層な
どに用いられる多結晶シリコン膜の形成方法に関する。
術において絶縁膜上の層・状素子を形成する半導体層な
どに用いられる多結晶シリコン膜の形成方法に関する。
多結晶シリコン薄膜は、不純物を添加して導電性をもた
せ、配線あるいはゲート電極の材料として用いられる一
方、Ｓｏｌ技術において酸化膜などの絶縁膜上に積層し
て層状素子のための半導体層などに用いられる。第２図
は電力用ＭＯ３ＦＥＴの断面構造を示し、Ｎ°層２２を
介してドレイン電極２３と接触するシリコン基板のドレ
イン層２１にはＰ形チャネル層２４がさらにその中にソ
ース層２５が設けられている。このシリコン基板のチャ
ネル層２４のドレイン層２１とソース層２５との間には
さまれたＩＪＩ域の上に絶縁膜２６を介して多結晶シリ
コン膜よりなるゲート電極２が配置される。ソース層２
５にはゲート電極２と絶縁膜２６で絶縁されるＭ配線２
７がソース電極として接触している。このゲート電極２
を形成する多結晶シリコン膜は、６００ を程度の成膜
温度で減圧ＣＶＤ法により形成される。
せ、配線あるいはゲート電極の材料として用いられる一
方、Ｓｏｌ技術において酸化膜などの絶縁膜上に積層し
て層状素子のための半導体層などに用いられる。第２図
は電力用ＭＯ３ＦＥＴの断面構造を示し、Ｎ°層２２を
介してドレイン電極２３と接触するシリコン基板のドレ
イン層２１にはＰ形チャネル層２４がさらにその中にソ
ース層２５が設けられている。このシリコン基板のチャ
ネル層２４のドレイン層２１とソース層２５との間には
さまれたＩＪＩ域の上に絶縁膜２６を介して多結晶シリ
コン膜よりなるゲート電極２が配置される。ソース層２
５にはゲート電極２と絶縁膜２６で絶縁されるＭ配線２
７がソース電極として接触している。このゲート電極２
を形成する多結晶シリコン膜は、６００ を程度の成膜
温度で減圧ＣＶＤ法により形成される。
第３図は、シリコン基板３１上の酸化膜３２の上に多結
晶シリコン膜３を形成したＳＯｔ基板の断面構造を示す
、結晶性の優れたＳｏｌ基板の形成方法としては、酸化
膜３２上に減圧ＣＶＤ法で成膜した多結晶シリコン膜３
にさらにレーザを照射して溶融させ、再結晶の際に単結
晶化する方法が知られているが、最近では、低コスト化
のために単結晶化を行わず多結晶シリコン膜３そのまま
への素子の形成も行われている。
晶シリコン膜３を形成したＳＯｔ基板の断面構造を示す
、結晶性の優れたＳｏｌ基板の形成方法としては、酸化
膜３２上に減圧ＣＶＤ法で成膜した多結晶シリコン膜３
にさらにレーザを照射して溶融させ、再結晶の際に単結
晶化する方法が知られているが、最近では、低コスト化
のために単結晶化を行わず多結晶シリコン膜３そのまま
への素子の形成も行われている。
Ｃ発明が解決しようとする課題〕
酸化膜上に減圧ＣＶＤ法により膜厚０．５〜２．０−の
多結晶シリコン膜２あるいは３を成膜した場合、多結晶
シリコン膜の表面は、高低差０．１ ｎ程度の凹凸のあ
る形状となる。このときの成膜温度は５７０℃以上であ
る。この凹凸の高低差は、成膜温度の上昇に伴って拡大
される。また、ＭＯＳＦＥＴを製作する過程では、多結
晶シリコン膜２の成膜後に、不純物の拡散および活性化
のため、１０００℃前後の各種熱処理が加えられるが、
この熱処理によって多結晶シリコン表面に１ｎ程度の高
さの突起の生じることがある。
多結晶シリコン膜２あるいは３を成膜した場合、多結晶
シリコン膜の表面は、高低差０．１ ｎ程度の凹凸のあ
る形状となる。このときの成膜温度は５７０℃以上であ
る。この凹凸の高低差は、成膜温度の上昇に伴って拡大
される。また、ＭＯＳＦＥＴを製作する過程では、多結
晶シリコン膜２の成膜後に、不純物の拡散および活性化
のため、１０００℃前後の各種熱処理が加えられるが、
この熱処理によって多結晶シリコン表面に１ｎ程度の高
さの突起の生じることがある。
上述した表面の凹凸および突起発生により次のような問
題が起こる。ＭＯＳＦＥＴでは、眉間絶縁１１１２６で
絶縁されたソース電極であるＭ配＆Ｉ２７とゲート電極
の多結晶シリコン膜２が、熱処理によって多結晶シリコ
ン膜３表面に発生する突起により接続され、ゲートを橿
とソース電極の短絡が起こる。
題が起こる。ＭＯＳＦＥＴでは、眉間絶縁１１１２６で
絶縁されたソース電極であるＭ配＆Ｉ２７とゲート電極
の多結晶シリコン膜２が、熱処理によって多結晶シリコ
ン膜３表面に発生する突起により接続され、ゲートを橿
とソース電極の短絡が起こる。
第４図は、多結晶シリコン膜３表面の凹凸を強調してＳ
ｏｌ基板の断面を示したものである。ＳＯＩ基板にＭＯ
ＳＦＥＴを形成する場合、多結晶シリコン膜３表面を熱
酸化し、ゲート酸化膜３４を成長させる。このゲート酸
化膜３４の膜厚が均一でないと、ゲート耐圧が一定にな
らない、しかし、前述のように減圧ＣＶＤ法で成膜した
多結晶シリコン表面には、高低差０．１−程度の凹凸が
あるため、熱酸化によって膜厚の一定な酸化膜３４を多
結晶シリコン膜３の表面に形成することは困難である。
ｏｌ基板の断面を示したものである。ＳＯＩ基板にＭＯ
ＳＦＥＴを形成する場合、多結晶シリコン膜３表面を熱
酸化し、ゲート酸化膜３４を成長させる。このゲート酸
化膜３４の膜厚が均一でないと、ゲート耐圧が一定にな
らない、しかし、前述のように減圧ＣＶＤ法で成膜した
多結晶シリコン表面には、高低差０．１−程度の凹凸が
あるため、熱酸化によって膜厚の一定な酸化膜３４を多
結晶シリコン膜３の表面に形成することは困難である。
本発明の課題は、表面平滑でＭＯＳ Ｆ ＥＴのゲート
電極に用いてもＳｏｌ基板の半導体層に用いても問題の
生じない多結晶シリコン膜の形成方法を提供することに
ある。
電極に用いてもＳｏｌ基板の半導体層に用いても問題の
生じない多結晶シリコン膜の形成方法を提供することに
ある。
上記の課題の解決のために、本発明の方法は基板上に形
成した絶縁膜上に、減圧ＣＶＤ法により非晶質シリコン
膜を堆積させ、次いで前記減圧ＣＶＤ時の成膜温度より
高い温度に加熱して非晶質シリコンを多結晶化するもの
とする。
成した絶縁膜上に、減圧ＣＶＤ法により非晶質シリコン
膜を堆積させ、次いで前記減圧ＣＶＤ時の成膜温度より
高い温度に加熱して非晶質シリコンを多結晶化するもの
とする。
減圧ＣＶＤ法で成膜した非晶質シリコン膜の表面は、減
圧ＣＶＤで成膜した多結晶シリコン膜の表面と異なり凹
凸のない鏡面状になる。このような表面を有する非晶質
シリコン膜を高温でアニールして多結晶化しても表面ａ
１態はほとんど変化せず、鏡面状態が維持できる。非晶
質シリコンは水素を多く含むので密度がわずかに低（、
このためアニールとして多結晶化して密度が高くなって
膜表面に突起が発生することはない。
圧ＣＶＤで成膜した多結晶シリコン膜の表面と異なり凹
凸のない鏡面状になる。このような表面を有する非晶質
シリコン膜を高温でアニールして多結晶化しても表面ａ
１態はほとんど変化せず、鏡面状態が維持できる。非晶
質シリコンは水素を多く含むので密度がわずかに低（、
このためアニールとして多結晶化して密度が高くなって
膜表面に突起が発生することはない。
第１図（ａｌｌ、（ｂｌはｓｏｒ技術に応用した本発明
の一実施例の工程を示す、基板４としてはシリコン基板
を用い、その上に酸化１１１５を形成し、次いで横型の
減圧ＣＶＤ装置をＩ Ｔｏｒｒ前後に排気したのちに５
１Ｍ４２０％、 Ｈｅ８０％の反応ガスを導入し、５０
０〜５５０℃の成膜温度で熱分解して非晶質シリコン膜
６を酸化＃５の上に堆積させる。第１図ｆａ＋はこの状
態を示す０次に、この基板を７００℃の炉に導入し、１
０℃／分の割合で１０００〜１２００℃の範囲の所定の
温度まで昇温したのち、ただちに３℃／分の割合で常温
まで冷却する。これにより非晶質シリコン膜は多結晶シ
リコンｌｌｌ１１となる。このようにして形成された多
結晶シリコン１１１１の表面は電子顕微鏡で観察しても
鏡面で、人のオーダの凹凸より存在しない、しかしエツ
チングしてみると結晶粒界が現れ、多結晶であることが
わかる。そして、結晶面方位は７割が（１１１）面で、
従来の直接多結晶膜を成膜した場合の高い値に匹敵する
結晶軸方向のそろった多結晶シリコン膜を形成できる。
の一実施例の工程を示す、基板４としてはシリコン基板
を用い、その上に酸化１１１５を形成し、次いで横型の
減圧ＣＶＤ装置をＩ Ｔｏｒｒ前後に排気したのちに５
１Ｍ４２０％、 Ｈｅ８０％の反応ガスを導入し、５０
０〜５５０℃の成膜温度で熱分解して非晶質シリコン膜
６を酸化＃５の上に堆積させる。第１図ｆａ＋はこの状
態を示す０次に、この基板を７００℃の炉に導入し、１
０℃／分の割合で１０００〜１２００℃の範囲の所定の
温度まで昇温したのち、ただちに３℃／分の割合で常温
まで冷却する。これにより非晶質シリコン膜は多結晶シ
リコンｌｌｌ１１となる。このようにして形成された多
結晶シリコン１１１１の表面は電子顕微鏡で観察しても
鏡面で、人のオーダの凹凸より存在しない、しかしエツ
チングしてみると結晶粒界が現れ、多結晶であることが
わかる。そして、結晶面方位は７割が（１１１）面で、
従来の直接多結晶膜を成膜した場合の高い値に匹敵する
結晶軸方向のそろった多結晶シリコン膜を形成できる。
従ってこの上に第１図（ｂｌに示すようにゲート酸化膜
としての熱酸化膜７を成長させても、膜厚の均一な熱酸
化膜が得られ、特性の均一なＭＯＳＦＥＴをこのＳｏｌ
基板に形成することができる。なお、減圧ＣＶＤ装宜と
して縦型のものを用いても同様な多結晶シリコン膜が得
られた。
としての熱酸化膜７を成長させても、膜厚の均一な熱酸
化膜が得られ、特性の均一なＭＯＳＦＥＴをこのＳｏｌ
基板に形成することができる。なお、減圧ＣＶＤ装宜と
して縦型のものを用いても同様な多結晶シリコン膜が得
られた。
また、ドーピングされた非晶質シリコン膜を成膜後、同
様に多結晶化して得た多結晶シリコン膜を第２図に示し
た電力用ＭＯ３ＦＥＴのゲート電極に用いた結果、前述
のように膜表面に突起の生する心配はなく、ゲート電極
とソース電極間の絶縁が確保されるＭＯＳＦＥＴが得ら
れた。
様に多結晶化して得た多結晶シリコン膜を第２図に示し
た電力用ＭＯ３ＦＥＴのゲート電極に用いた結果、前述
のように膜表面に突起の生する心配はなく、ゲート電極
とソース電極間の絶縁が確保されるＭＯＳＦＥＴが得ら
れた。
本発明によれば、絶縁膜上にプラズマＣＶＤ法より緻密
な膜が得られる減圧ＣＶＤ法により多結晶シリコン膜を
形成するのに、−段階で多結晶シリコン膜を形成せず、
−旦、非晶質シリコン膜を形成後アニールにより多結晶
化するという二段階で多結晶シリコン膜を形成すること
により、表面に凹凸のない非常に平坦な鏡面を持つ多結
晶シリコン膜を形成することができる。従って、特性の
安定したｓｏｒ素子、信鯨性の高いゲート電極の多結晶
シリコン膜として、あるいは多結晶シリコン配線の形成
などに極めて有効に使用できる。
な膜が得られる減圧ＣＶＤ法により多結晶シリコン膜を
形成するのに、−段階で多結晶シリコン膜を形成せず、
−旦、非晶質シリコン膜を形成後アニールにより多結晶
化するという二段階で多結晶シリコン膜を形成すること
により、表面に凹凸のない非常に平坦な鏡面を持つ多結
晶シリコン膜を形成することができる。従って、特性の
安定したｓｏｒ素子、信鯨性の高いゲート電極の多結晶
シリコン膜として、あるいは多結晶シリコン配線の形成
などに極めて有効に使用できる。
第１図＋８）、（ｂｌは本発明の一実施例による多結晶
シリコン膜を用いたＳｏｌ基板製作工程を順次示す断面
図、第２図は本発明による多結晶シリコン膜の使用され
る電力用ＭＯ３ＦＥＴの断面図、第３図は同じ＜ｓｏｒ
基板の断面図、第４図は従来技術によるＳＯＩ基板の誇
張した断面図である。 １：多結晶シリコン膜、２：多結晶シリコンゲート電極
、４：シリコン基板、５二酸化膜、６：非晶質シリコン
膜、７：熱酸化膜。 第１ｒｊ！ｉ 第３図 第４因 第２図
シリコン膜を用いたＳｏｌ基板製作工程を順次示す断面
図、第２図は本発明による多結晶シリコン膜の使用され
る電力用ＭＯ３ＦＥＴの断面図、第３図は同じ＜ｓｏｒ
基板の断面図、第４図は従来技術によるＳＯＩ基板の誇
張した断面図である。 １：多結晶シリコン膜、２：多結晶シリコンゲート電極
、４：シリコン基板、５二酸化膜、６：非晶質シリコン
膜、７：熱酸化膜。 第１ｒｊ！ｉ 第３図 第４因 第２図
Claims (1)
- １）基板上に形成した絶縁膜上に、減圧ＣＶＤ法により
非晶質シリコン膜を堆積させ、次いで前記減圧ＣＶＤ時
の成膜温度より高い温度に加熱して非晶質シリコンを多
結晶化することを特徴とする多結晶シリコン膜の形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23200288A JPH0281421A (ja) | 1988-09-16 | 1988-09-16 | 多結晶シリコン膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23200288A JPH0281421A (ja) | 1988-09-16 | 1988-09-16 | 多結晶シリコン膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0281421A true JPH0281421A (ja) | 1990-03-22 |
Family
ID=16932403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23200288A Pending JPH0281421A (ja) | 1988-09-16 | 1988-09-16 | 多結晶シリコン膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0281421A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04301623A (ja) * | 1991-03-29 | 1992-10-26 | Sharp Corp | 薄膜トランジスタの製造方法 |
| US5242855A (en) * | 1991-09-30 | 1993-09-07 | Nec Corporation | Method of fabricating a polycrystalline silicon film having a reduced resistivity |
| US6235563B1 (en) | 1989-02-14 | 2001-05-22 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
-
1988
- 1988-09-16 JP JP23200288A patent/JPH0281421A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235563B1 (en) | 1989-02-14 | 2001-05-22 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
| US6403497B1 (en) | 1989-02-14 | 2002-06-11 | Seiko Epson Corporation | Method of manufacturing semiconductor device by two stage heating of deposited noncrystalline semiconductor |
| JPH04301623A (ja) * | 1991-03-29 | 1992-10-26 | Sharp Corp | 薄膜トランジスタの製造方法 |
| US5242855A (en) * | 1991-09-30 | 1993-09-07 | Nec Corporation | Method of fabricating a polycrystalline silicon film having a reduced resistivity |
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