JPH10321544A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10321544A JPH10321544A JP12432897A JP12432897A JPH10321544A JP H10321544 A JPH10321544 A JP H10321544A JP 12432897 A JP12432897 A JP 12432897A JP 12432897 A JP12432897 A JP 12432897A JP H10321544 A JPH10321544 A JP H10321544A
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- forming
- diffusion
- semiconductor device
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Abstract
(57)【要約】
【課題】 固相拡散の際の不純物の増速拡散を最小限に
抑えながら、浅く・低抵抗な接合を形成できる半導体装
置の製造方法を提供する。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板１上にゲート絶縁膜５を形成する工程と、このゲ
ート絶縁膜５の上にゲート電極７を形成する工程と、こ
のゲート電極７及びゲート絶縁膜５の側壁に保護膜９を
形成する工程と、該半導体基板１および該ゲート電極７
の上に３重量％以上の不純物を含有する酸化珪素膜１１
を形成する工程と、該半導体基板１に該不純物を高温短
時間で熱拡散させる熱処理工程と、該酸化珪素膜１１を
エッチング除去する工程と、を具備することを特徴とす
る。また、上記熱処理工程における熱処理条件は、１０
００℃で１秒以内、又は９５０℃で３秒以内であること
が好ましい。従って、浅く・低抵抗な接合を形成できる
抑えながら、浅く・低抵抗な接合を形成できる半導体装
置の製造方法を提供する。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板１上にゲート絶縁膜５を形成する工程と、このゲ
ート絶縁膜５の上にゲート電極７を形成する工程と、こ
のゲート電極７及びゲート絶縁膜５の側壁に保護膜９を
形成する工程と、該半導体基板１および該ゲート電極７
の上に３重量％以上の不純物を含有する酸化珪素膜１１
を形成する工程と、該半導体基板１に該不純物を高温短
時間で熱拡散させる熱処理工程と、該酸化珪素膜１１を
エッチング除去する工程と、を具備することを特徴とす
る。また、上記熱処理工程における熱処理条件は、１０
００℃で１秒以内、又は９５０℃で３秒以内であること
が好ましい。従って、浅く・低抵抗な接合を形成できる
Description
【０００１】
【発明の属する技術分野】本発明は、微細化と高性能化
を両立させた半導体装置の製造方法に関する。特には、
固相拡散の際の不純物の増速拡散を最小限に抑えなが
ら、浅く・低抵抗な接合を形成できる半導体装置の製造
方法に関する。
を両立させた半導体装置の製造方法に関する。特には、
固相拡散の際の不純物の増速拡散を最小限に抑えなが
ら、浅く・低抵抗な接合を形成できる半導体装置の製造
方法に関する。
【０００２】
【従来の技術】ＭＯＳＬＳＩの高集積化と高性能化を両
立させるために必要な技術の一つとして、ＭＯＳトラン
ジスタのＬＤＤ(Source/Drain Extension)を浅く・低抵
抗に形成する方法がある。例えば、０．１３μm 世代以
降のＭＯＳＬＳＩの微細化を素子性能の低下なく実現す
るためには、接合深さＸｊ≦４０nm、シート抵抗ρｓ≦
２ｋΩ／□が必要とされる。これまでは、イオン注入法
＋活性化アニールによって接合が形成されていたが、イ
オン注入時のチャネリングテール、アニールの際の増速
拡散が起きることによって、微細化に必要な浅く・低抵
抗な接合を形成するのは困難となりつつある。特に、唯
一の実用的なＰ型ドーパントであるＢoronの場合には、
これらの現象が顕著である。
立させるために必要な技術の一つとして、ＭＯＳトラン
ジスタのＬＤＤ(Source/Drain Extension)を浅く・低抵
抗に形成する方法がある。例えば、０．１３μm 世代以
降のＭＯＳＬＳＩの微細化を素子性能の低下なく実現す
るためには、接合深さＸｊ≦４０nm、シート抵抗ρｓ≦
２ｋΩ／□が必要とされる。これまでは、イオン注入法
＋活性化アニールによって接合が形成されていたが、イ
オン注入時のチャネリングテール、アニールの際の増速
拡散が起きることによって、微細化に必要な浅く・低抵
抗な接合を形成するのは困難となりつつある。特に、唯
一の実用的なＰ型ドーパントであるＢoronの場合には、
これらの現象が顕著である。
【０００３】このため、シリコン基板上にＣＶＤ(Chemi
cal Vapor Deposition）法によってBoronDopedＳｉＯ2
（ＢＳＧ）膜を形成した後に、高温・短時間の熱処理を
施すことによってＢをシリコン基板中に熱拡散させる
「ＢＳＧ固相拡散法」が再び注目されている。
cal Vapor Deposition）法によってBoronDopedＳｉＯ2
（ＢＳＧ）膜を形成した後に、高温・短時間の熱処理を
施すことによってＢをシリコン基板中に熱拡散させる
「ＢＳＧ固相拡散法」が再び注目されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記Ｂ
ＳＧ固相拡散法を用いた場合、三宅の報告(J.Electroch
em.Soc.,Vol.138,No.10,October 1991) によれば次のよ
うな問題がある。
ＳＧ固相拡散法を用いた場合、三宅の報告(J.Electroch
em.Soc.,Vol.138,No.10,October 1991) によれば次のよ
うな問題がある。
【０００５】ＢＳＧ膜中にＢ2 Ｏ3 の状態で含まれてい
るＢがシリコン基板中に拡散する際には、まず、２Ｂ2
Ｏ3 ＋３Ｓｉ→４Ｂ＋３ＳｉＯ2 の反応でＢがＢＳＧ膜
から放出され、Ｂがシリコン基板中に熱拡散する。この
ときには、シリコン基板の酸化も起きているため、格子
間Ｓｉ（Ｉ：Interstitial）も放出され、ＢとＩの相互
作用によりＢが増速拡散してしまい、浅い接合の形成が
困難となる。
るＢがシリコン基板中に拡散する際には、まず、２Ｂ2
Ｏ3 ＋３Ｓｉ→４Ｂ＋３ＳｉＯ2 の反応でＢがＢＳＧ膜
から放出され、Ｂがシリコン基板中に熱拡散する。この
ときには、シリコン基板の酸化も起きているため、格子
間Ｓｉ（Ｉ：Interstitial）も放出され、ＢとＩの相互
作用によりＢが増速拡散してしまい、浅い接合の形成が
困難となる。
【０００６】また、実際のＬＳＩプロセスでは、７００
℃台で数時間のＣＶＤ工程が複数存在するため、それら
の工程でも上記２Ｂ2 Ｏ3 ＋３Ｓｉ→４Ｂ＋３ＳｉＯ2
の反応が起こり、Ｂの増速拡散が起きることがある。
℃台で数時間のＣＶＤ工程が複数存在するため、それら
の工程でも上記２Ｂ2 Ｏ3 ＋３Ｓｉ→４Ｂ＋３ＳｉＯ2
の反応が起こり、Ｂの増速拡散が起きることがある。
【０００７】したがって、ＢＳＧ膜からのＢ固相拡散の
際のＢ増速拡散を最小限に抑えながら、浅く・低抵抗な
接合を形成できるＭＯＳＬＳＩの製造方法が求められ
る。
際のＢ増速拡散を最小限に抑えながら、浅く・低抵抗な
接合を形成できるＭＯＳＬＳＩの製造方法が求められ
る。
【０００８】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、固相拡散の際の不純物の
増速拡散を最小限に抑えながら、浅く・低抵抗な接合を
形成できる半導体装置の製造方法を提供することにあ
る。
れたものであり、その目的は、固相拡散の際の不純物の
増速拡散を最小限に抑えながら、浅く・低抵抗な接合を
形成できる半導体装置の製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第１態様に係る半導体装置の製造方法は、
半導体基板上に３重量％以上の不純物を含有する酸化珪
素膜を形成する工程と、該半導体基板に該不純物を高温
短時間で熱拡散させる熱処理工程と、該酸化珪素膜を除
去する工程と、を具備することを特徴とする。また、上
記不純物が硼素、リン又は砒素であることが好ましい。
また、上記酸化珪素膜はＣＶＤ法で形成されることが好
ましい。また、上記酸化珪素膜は、液体状の酸化珪素を
回転塗布して薄膜とする方法で形成されることが好まし
い。
め、本発明の第１態様に係る半導体装置の製造方法は、
半導体基板上に３重量％以上の不純物を含有する酸化珪
素膜を形成する工程と、該半導体基板に該不純物を高温
短時間で熱拡散させる熱処理工程と、該酸化珪素膜を除
去する工程と、を具備することを特徴とする。また、上
記不純物が硼素、リン又は砒素であることが好ましい。
また、上記酸化珪素膜はＣＶＤ法で形成されることが好
ましい。また、上記酸化珪素膜は、液体状の酸化珪素を
回転塗布して薄膜とする方法で形成されることが好まし
い。
【００１０】第１態様に係る半導体装置の製造方法で
は、酸化珪素膜の不純物濃度を３重量％以上と高くし、
半導体基板に該不純物を拡散させるための拡散温度を高
く、拡散時間を短くし、固相拡散を行った後は該酸化珪
素膜を除去している。これにより、不純物の増速拡散
と、後のＣＶＤ工程の影響を最小限に抑えることができ
る。したがって、半導体基板に浅く・低抵抗な接合を形
成することができる。
は、酸化珪素膜の不純物濃度を３重量％以上と高くし、
半導体基板に該不純物を拡散させるための拡散温度を高
く、拡散時間を短くし、固相拡散を行った後は該酸化珪
素膜を除去している。これにより、不純物の増速拡散
と、後のＣＶＤ工程の影響を最小限に抑えることができ
る。したがって、半導体基板に浅く・低抵抗な接合を形
成することができる。
【００１１】また、本発明の第２態様に係る半導体装置
の製造方法は、半導体基板上にゲート絶縁膜を形成する
工程と、このゲート絶縁膜の上にゲート電極を形成する
工程と、このゲート電極及びゲート絶縁膜の側壁に保護
膜を形成する工程と、該半導体基板および該ゲート電極
の上に３重量％以上の不純物を含有する酸化珪素膜を形
成する工程と、該半導体基板に該不純物を高温短時間で
熱拡散させる熱処理工程と、該酸化珪素膜をエッチング
除去する工程と、を具備することを特徴とする。また、
上記熱処理工程における熱処理条件は、１０００℃で１
秒以内、又は９５０℃で３秒以内であることが好まし
い。
の製造方法は、半導体基板上にゲート絶縁膜を形成する
工程と、このゲート絶縁膜の上にゲート電極を形成する
工程と、このゲート電極及びゲート絶縁膜の側壁に保護
膜を形成する工程と、該半導体基板および該ゲート電極
の上に３重量％以上の不純物を含有する酸化珪素膜を形
成する工程と、該半導体基板に該不純物を高温短時間で
熱拡散させる熱処理工程と、該酸化珪素膜をエッチング
除去する工程と、を具備することを特徴とする。また、
上記熱処理工程における熱処理条件は、１０００℃で１
秒以内、又は９５０℃で３秒以内であることが好まし
い。
【００１２】第２態様に係る半導体装置の製造方法で
は、ゲート電極及びゲート絶縁膜の側壁に保護膜を形成
している。このため、該酸化珪素膜をエッチング除去す
る際のオーバーエッチング時に、この保護膜がゲート絶
縁膜を保護する。このため、オーバーエッチング時にゲ
ート絶縁膜をアタックしてゲート耐圧不良などを引き起
こすことを防止できる。
は、ゲート電極及びゲート絶縁膜の側壁に保護膜を形成
している。このため、該酸化珪素膜をエッチング除去す
る際のオーバーエッチング時に、この保護膜がゲート絶
縁膜を保護する。このため、オーバーエッチング時にゲ
ート絶縁膜をアタックしてゲート耐圧不良などを引き起
こすことを防止できる。
【００１３】また、上記保護膜はＳｉ3 Ｎ4 膜からなる
ものを用い、上記エッチング除去する工程ではフッ酸を
用いることが好ましい。このように保護膜としてＳｉ3
Ｎ4膜からなるものを用いるのは、Ｓｉ3 Ｎ4 膜は耐フ
ッ酸性を有するからである。
ものを用い、上記エッチング除去する工程ではフッ酸を
用いることが好ましい。このように保護膜としてＳｉ3
Ｎ4膜からなるものを用いるのは、Ｓｉ3 Ｎ4 膜は耐フ
ッ酸性を有するからである。
【００１４】
【発明の実施の形態及び実施例】以下、図面を参照して
本発明の実施例を説明する。図１〜図６は、本発明の第
１の実施例による半導体装置の製造方法を示す断面図で
ある。
本発明の実施例を説明する。図１〜図６は、本発明の第
１の実施例による半導体装置の製造方法を示す断面図で
ある。
【００１５】先ず、図１に示すように、シリコン基板
（半導体基板）１の表面にはＬＯＣＯＳ法により素子分
離膜３が形成される。この後、通常のＭＯＳＬＳＩの製
造工程に従い、シリコン基板１には、ウエル、パンチス
ルーストップ、閾値調整などのイオン注入が行われる。
次に、シリコン基板１の表面上にはゲート酸化膜５が形
成され、このゲート酸化膜５の上にはゲート電極７が形
成される。
（半導体基板）１の表面にはＬＯＣＯＳ法により素子分
離膜３が形成される。この後、通常のＭＯＳＬＳＩの製
造工程に従い、シリコン基板１には、ウエル、パンチス
ルーストップ、閾値調整などのイオン注入が行われる。
次に、シリコン基板１の表面上にはゲート酸化膜５が形
成され、このゲート酸化膜５の上にはゲート電極７が形
成される。
【００１６】この後、図２に示すように、ゲート電極７
の下にゲート酸化膜５が残るように、露出しているゲー
ト酸化膜５がエッチング除去される。次に、ゲート電極
７、シリコン基板１及び素子分離膜３の上にはＬＰ−Ｃ
ＶＤ法などにより厚さが１０nm程度のＳｉ3 Ｎ4 膜（保
護膜）９が堆積される。この後、このＳｉ3 Ｎ4 膜９を
異方性ドライエッチングすることにより、ゲート電極７
の側壁にはＳｉ3 Ｎ4膜からなるサイドウオール(Side W
all) ９が形成される。
の下にゲート酸化膜５が残るように、露出しているゲー
ト酸化膜５がエッチング除去される。次に、ゲート電極
７、シリコン基板１及び素子分離膜３の上にはＬＰ−Ｃ
ＶＤ法などにより厚さが１０nm程度のＳｉ3 Ｎ4 膜（保
護膜）９が堆積される。この後、このＳｉ3 Ｎ4 膜９を
異方性ドライエッチングすることにより、ゲート電極７
の側壁にはＳｉ3 Ｎ4膜からなるサイドウオール(Side W
all) ９が形成される。
【００１７】この異方性ドライエッチングの条件として
は、例えば以下のものを用いる。 Ｃ2 Ｆ8 ：５sccm、Ｏ2 ：４sccm、Ａｒ：１００sccm 圧力：２．７Pa、ＲＦ電力：４００Ｗ、電極温度：２５
℃
は、例えば以下のものを用いる。 Ｃ2 Ｆ8 ：５sccm、Ｏ2 ：４sccm、Ａｒ：１００sccm 圧力：２．７Pa、ＲＦ電力：４００Ｗ、電極温度：２５
℃
【００１８】次に、図３に示すように、フッ酸によりシ
リコン基板１表面を洗浄した後、直ちにシリコン基板
１、ゲート電極７及び素子分離膜３の上には、厚さが１
５０nm程度のＢoronが６wt％含有したBoron Doped Ｓｉ
Ｏ2 （ＢＳＧ膜）１１が堆積される。
リコン基板１表面を洗浄した後、直ちにシリコン基板
１、ゲート電極７及び素子分離膜３の上には、厚さが１
５０nm程度のＢoronが６wt％含有したBoron Doped Ｓｉ
Ｏ2 （ＢＳＧ膜）１１が堆積される。
【００１９】この際の堆積条件は、連続式ＣＶＤ装置に
おいては例えば以下のものを用いる。 温度：４００℃、ＳｉＨ4 ：６０sccm、Ｏ2 ：２２２sc
cm Ｂ2 Ｈ6 （１％Ｎ2 Ｂase ）：２８５sccm、Ｎ2 ：１０
０sccm
おいては例えば以下のものを用いる。 温度：４００℃、ＳｉＨ4 ：６０sccm、Ｏ2 ：２２２sc
cm Ｂ2 Ｈ6 （１％Ｎ2 Ｂase ）：２８５sccm、Ｎ2 ：１０
０sccm
【００２０】この後、ＢＳＧ膜１１中のＢoronをシリコ
ン基板１に拡散させるＢＳＧ固相拡散のためのアニール
が行われる。この際、例えばシリコン基板１に形成され
る拡散層１３の接合深さを４０nm以下とする場合、アニ
ール温度が１０００℃ではアニール時間を１秒程度とす
る必要があり、また、アニール温度が９５０℃ではアニ
ール時間を３秒程度とする必要がある。アニール雰囲気
は窒素などの非酸化性雰囲気とする。
ン基板１に拡散させるＢＳＧ固相拡散のためのアニール
が行われる。この際、例えばシリコン基板１に形成され
る拡散層１３の接合深さを４０nm以下とする場合、アニ
ール温度が１０００℃ではアニール時間を１秒程度とす
る必要があり、また、アニール温度が９５０℃ではアニ
ール時間を３秒程度とする必要がある。アニール雰囲気
は窒素などの非酸化性雰囲気とする。
【００２１】次に、図４に示すように、ＢＳＧ膜１１は
フッ酸処理によって除去される。この際、フッ酸処理を
用いている理由は次の通りである。ドライエッチング法
でＢＳＧ膜の除去を完全に行おうとすると、オーバーエ
ッチングとなってしまい、シリコン基板１の表面に掘ら
れてしまう部分ができ、その結果、接合リークや抵抗上
昇を引き起こす原因となる。このため、シリコン基板１
にダメージを与えないようにするためには、ＢＳＧ膜１
１除去の際にフッ酸エッチングを用いる必要がある。
フッ酸処理によって除去される。この際、フッ酸処理を
用いている理由は次の通りである。ドライエッチング法
でＢＳＧ膜の除去を完全に行おうとすると、オーバーエ
ッチングとなってしまい、シリコン基板１の表面に掘ら
れてしまう部分ができ、その結果、接合リークや抵抗上
昇を引き起こす原因となる。このため、シリコン基板１
にダメージを与えないようにするためには、ＢＳＧ膜１
１除去の際にフッ酸エッチングを用いる必要がある。
【００２２】この後、図５に示すように、ゲート電極
７、サイドウオール９、シリコン基板１及び素子分離膜
３の上には常圧ＣＶＤ法などによりノンドープの酸化膜
１５が堆積される。次に、この酸化膜１５を異方性ドラ
イエッチングすることにより、サイドウオール９の側面
には酸化膜からなるＬＤＤサイドウオール１５が形成さ
れる。
７、サイドウオール９、シリコン基板１及び素子分離膜
３の上には常圧ＣＶＤ法などによりノンドープの酸化膜
１５が堆積される。次に、この酸化膜１５を異方性ドラ
イエッチングすることにより、サイドウオール９の側面
には酸化膜からなるＬＤＤサイドウオール１５が形成さ
れる。
【００２３】次に、図６に示すように、ゲート電極７及
びＬＤＤサイドウオール１５をマスクとしてイオン注入
することにより、ソース／ドレイン領域の拡散層１７が
形成される。
びＬＤＤサイドウオール１５をマスクとしてイオン注入
することにより、ソース／ドレイン領域の拡散層１７が
形成される。
【００２４】この後、ゲート電極７、サイドウオール１
５、シリコン基板１及び素子分離膜３の上には層間絶縁
膜１９が形成される。次に、層間絶縁膜１９には、ソー
ス／ドレイン領域の拡散層１７およびゲート電極７それ
ぞれの上に位置するコンタクトホール１９ａ、１９ｂが
形成される。
５、シリコン基板１及び素子分離膜３の上には層間絶縁
膜１９が形成される。次に、層間絶縁膜１９には、ソー
ス／ドレイン領域の拡散層１７およびゲート電極７それ
ぞれの上に位置するコンタクトホール１９ａ、１９ｂが
形成される。
【００２５】次に、コンタクトホール１９ａ、１９ｂの
内および層間絶縁膜１９の上には配線２１が形成され、
ＬＳＩとして完させる。
内および層間絶縁膜１９の上には配線２１が形成され、
ＬＳＩとして完させる。
【００２６】上記第１の実施例によれば、(1) ＢＳＧ膜
１１のＢoron濃度を６wt％と高くし、(2) シリコン基板
１にＢoronを拡散させるためのアニール温度（拡散温
度）を高くし、(3) アニール時間を短くし（１０００℃
では１秒程度、９５０℃では３秒程度）、(4) 固相拡散
を行った後はＢＳＧ膜１１を除去している。このような
(1) 〜(4) の条件を満たすことにより、三宅の指摘して
いるＢの増速拡散と、７００℃台で数時間のＣＶＤ工程
の影響を最小限に抑えることができるとともに、ＢＳＧ
／Ｓｉ界面の自然酸化膜の影響でＢ拡散が阻害されるこ
とを防止できる。したがって、シリコン基板１に浅く・
低抵抗な接合（拡散層１３）を再現性良く形成すること
ができ、微細で高速なＬＳＩを製造できる。
１１のＢoron濃度を６wt％と高くし、(2) シリコン基板
１にＢoronを拡散させるためのアニール温度（拡散温
度）を高くし、(3) アニール時間を短くし（１０００℃
では１秒程度、９５０℃では３秒程度）、(4) 固相拡散
を行った後はＢＳＧ膜１１を除去している。このような
(1) 〜(4) の条件を満たすことにより、三宅の指摘して
いるＢの増速拡散と、７００℃台で数時間のＣＶＤ工程
の影響を最小限に抑えることができるとともに、ＢＳＧ
／Ｓｉ界面の自然酸化膜の影響でＢ拡散が阻害されるこ
とを防止できる。したがって、シリコン基板１に浅く・
低抵抗な接合（拡散層１３）を再現性良く形成すること
ができ、微細で高速なＬＳＩを製造できる。
【００２７】また、上記(1) のＢＳＧ膜１１の濃度を高
くする条件の最低値は３wt％である。即ち、ＢＳＧ膜１
１が３wt％以上の不純物を含有するものであれば(1) の
条件は満たされているといえる。
くする条件の最低値は３wt％である。即ち、ＢＳＧ膜１
１が３wt％以上の不純物を含有するものであれば(1) の
条件は満たされているといえる。
【００２８】上記(1) 〜(4) の条件を満たすと、増速拡
散等の影響を抑え、浅く・低抵抗な接合を形成できる理
由について、以下に詳しく説明する。
散等の影響を抑え、浅く・低抵抗な接合を形成できる理
由について、以下に詳しく説明する。
【００２９】拡散源の表面濃度Ｃs が一定の場合、深さ
ｘ、拡散温度Ｔ、時間ｔにおける（増速拡散が起こって
いない時の）不純物分布Ｃは以下のように表される。 Ｃ（ｘ，ｔ）＝Ｃserfc （ｘ／２（Ｄｔ）1/2 ） 但し、Ｄ＝Ｄ0 exp(−ΔＥ／ｋＴ） また、Ｄ0 とΔＥは材料に依存する拡散係数とその温度
係数である。
ｘ、拡散温度Ｔ、時間ｔにおける（増速拡散が起こって
いない時の）不純物分布Ｃは以下のように表される。 Ｃ（ｘ，ｔ）＝Ｃserfc （ｘ／２（Ｄｔ）1/2 ） 但し、Ｄ＝Ｄ0 exp(−ΔＥ／ｋＴ） また、Ｄ0 とΔＥは材料に依存する拡散係数とその温度
係数である。
【００３０】上式から、表面濃度Ｃs 、即ちＢＳＧ濃度
を高くし、拡散温度Ｔを高くすることによって、不純物
濃度Ｃが大きくなり、拡散層の抵抗を小さくできること
が判る。
を高くし、拡散温度Ｔを高くすることによって、不純物
濃度Ｃが大きくなり、拡散層の抵抗を小さくできること
が判る。
【００３１】ＢＳＧ／Ｓｉ基板界面に自然酸化膜が存在
していると、酸化膜中のＢoronの拡散係数ＤがＳｉ基板
中に比べて１／３程度と小さいため、不純物濃度Ｃは小
さくなる。しかし、(1) ＢＳＧ濃度を高くし、(2) 拡散
温度を高くすることによって、相対的に不純物濃度を高
くすることができる。つまり、ＢＳＧ／Ｓｉ基板界面に
自然酸化膜が存在していても、相対的に不純物濃度を高
くするには、(1) ＢＳＧ濃度を高くし、(2) 拡散温度を
高くする必要がある。
していると、酸化膜中のＢoronの拡散係数ＤがＳｉ基板
中に比べて１／３程度と小さいため、不純物濃度Ｃは小
さくなる。しかし、(1) ＢＳＧ濃度を高くし、(2) 拡散
温度を高くすることによって、相対的に不純物濃度を高
くすることができる。つまり、ＢＳＧ／Ｓｉ基板界面に
自然酸化膜が存在していても、相対的に不純物濃度を高
くするには、(1) ＢＳＧ濃度を高くし、(2) 拡散温度を
高くする必要がある。
【００３２】ＢＳＧ膜１１からＳｉ基板１へのＢoron拡
散の際に、２Ｂ2 Ｏ3 ＋３Ｓｉ→４Ｂ＋３ＳｉＯ2 の酸
化反応で放出された格子間ＳｉとＢoronの相互作用によ
るＢoron増速拡散は、ＢＳＧ膜／Ｓｉ基板の系を用いる
限り避けられない問題である。したがって、増速拡散の
影響を最小化するには、(3) 拡散時間（アニール時間）
を短くして必要最小限の時間で固相拡散を行った後に、
(4) ＢＳＧ膜１１を除去する必要がある。
散の際に、２Ｂ2 Ｏ3 ＋３Ｓｉ→４Ｂ＋３ＳｉＯ2 の酸
化反応で放出された格子間ＳｉとＢoronの相互作用によ
るＢoron増速拡散は、ＢＳＧ膜／Ｓｉ基板の系を用いる
限り避けられない問題である。したがって、増速拡散の
影響を最小化するには、(3) 拡散時間（アニール時間）
を短くして必要最小限の時間で固相拡散を行った後に、
(4) ＢＳＧ膜１１を除去する必要がある。
【００３３】また、上記第１の実施例では、図２に示す
ように、ゲート電極７の側壁に耐フッ酸性のあるＳｉ3
Ｎ4 膜からなるサイドウオール９を形成している。この
ため、図４に示すフッ酸処理によってＢＳＧ膜１１を除
去する際のオーバーエッチング時に、このサイドウオー
ル９がゲート酸化膜５の保護膜として作用する。したが
って、フッ酸によるオーバーエッチング時にゲート酸化
膜をアタックしてゲート耐圧不良などを引き起こすこと
を防止できる。
ように、ゲート電極７の側壁に耐フッ酸性のあるＳｉ3
Ｎ4 膜からなるサイドウオール９を形成している。この
ため、図４に示すフッ酸処理によってＢＳＧ膜１１を除
去する際のオーバーエッチング時に、このサイドウオー
ル９がゲート酸化膜５の保護膜として作用する。したが
って、フッ酸によるオーバーエッチング時にゲート酸化
膜をアタックしてゲート耐圧不良などを引き起こすこと
を防止できる。
【００３４】尚、上記第１の実施例では、ＢＳＧ固相拡
散のためのアニール温度が１０００℃ではアニール時間
を１秒程度とし、アニール温度が９５０℃ではアニール
時間を３秒程度としているが、アニール温度、アニール
時間は必要な接合深さによって適宜変更する必要があ
る。
散のためのアニール温度が１０００℃ではアニール時間
を１秒程度とし、アニール温度が９５０℃ではアニール
時間を３秒程度としているが、アニール温度、アニール
時間は必要な接合深さによって適宜変更する必要があ
る。
【００３５】次に、本発明の第２の実施例による半導体
装置の製造方法について説明するが、第１の実施例と異
なる部分について説明し、同一部分についての説明は省
略する。
装置の製造方法について説明するが、第１の実施例と異
なる部分について説明し、同一部分についての説明は省
略する。
【００３６】第１の実施例では、図３に示すように、シ
リコン基板１、ゲート電極７及び素子分離膜３の上に、
Ｂoronが６wt％含有したＢＳＧ膜１１を堆積している
が、第２の実施例では、シリコン基板１、ゲート電極７
及び素子分離膜３の上に、ＣＶＤ法により固相拡散の際
の拡散源としてリンを含有した酸化膜（ＰＳＧ(phospho
silicate glass) 膜）を堆積する。
リコン基板１、ゲート電極７及び素子分離膜３の上に、
Ｂoronが６wt％含有したＢＳＧ膜１１を堆積している
が、第２の実施例では、シリコン基板１、ゲート電極７
及び素子分離膜３の上に、ＣＶＤ法により固相拡散の際
の拡散源としてリンを含有した酸化膜（ＰＳＧ(phospho
silicate glass) 膜）を堆積する。
【００３７】上記第２の実施例においても第１の実施例
と同様の効果を得ることができる。
と同様の効果を得ることができる。
【００３８】次に、本発明の第３の実施例による半導体
装置の製造方法について説明するが、第１の実施例と異
なる部分について説明し、同一部分についての説明は省
略する。
装置の製造方法について説明するが、第１の実施例と異
なる部分について説明し、同一部分についての説明は省
略する。
【００３９】第１の実施例では、図３に示すように、シ
リコン基板１、ゲート電極７及び素子分離膜３の上に、
Ｂoronが６wt％含有したＢＳＧ膜１１を堆積している
が、第３の実施例では、シリコン基板１上に、固相拡散
の際の拡散源としての不純物を含有するＳＯＧ(Spin On
Glass) で回転塗布する。
リコン基板１、ゲート電極７及び素子分離膜３の上に、
Ｂoronが６wt％含有したＢＳＧ膜１１を堆積している
が、第３の実施例では、シリコン基板１上に、固相拡散
の際の拡散源としての不純物を含有するＳＯＧ(Spin On
Glass) で回転塗布する。
【００４０】上記第３の実施例においても第１の実施例
と同様の効果を得ることができる。
と同様の効果を得ることができる。
【００４１】上記実施例では、固相拡散の際の拡散源の
不純物としてＢoron、リンを用いているが、不純物とし
て砒素を用いることも可能である。
不純物としてＢoron、リンを用いているが、不純物とし
て砒素を用いることも可能である。
【００４２】
【発明の効果】以上説明したように本発明によれば、半
導体基板上に３重量％以上の不純物を含有する酸化珪素
膜を形成し、該半導体基板に該不純物を高温短時間で熱
拡散させ、該酸化珪素膜を除去している。したがって、
固相拡散の際の不純物の増速拡散を最小限に抑えなが
ら、浅く・低抵抗な接合を半導体基板い形成することが
できる。
導体基板上に３重量％以上の不純物を含有する酸化珪素
膜を形成し、該半導体基板に該不純物を高温短時間で熱
拡散させ、該酸化珪素膜を除去している。したがって、
固相拡散の際の不純物の増速拡散を最小限に抑えなが
ら、浅く・低抵抗な接合を半導体基板い形成することが
できる。
【図１】本発明の第１の実施例による半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示すものであり、図１の次の工程を示す断面図で
ある。
方法を示すものであり、図１の次の工程を示す断面図で
ある。
【図３】本発明の第１の実施例による半導体装置の製造
方法を示すものであり、図２の次の工程を示す断面図で
ある。
方法を示すものであり、図２の次の工程を示す断面図で
ある。
【図４】本発明の第１の実施例による半導体装置の製造
方法を示すものであり、図３の次の工程を示す断面図で
ある。
方法を示すものであり、図３の次の工程を示す断面図で
ある。
【図５】本発明の第１の実施例による半導体装置の製造
方法を示すものであり、図４の次の工程を示す断面図で
ある。
方法を示すものであり、図４の次の工程を示す断面図で
ある。
【図６】本発明の第１の実施例による半導体装置の製造
方法を示すものであり、図５の次の工程を示す断面図で
ある。
方法を示すものであり、図５の次の工程を示す断面図で
ある。
１…シリコン基板（半導体基板）、３…素子分離膜、５
…ゲート酸化膜、７…ゲート電極、９…サイドウオール
（Ｓｉ3 Ｎ4 膜、保護膜）、１１…BoronDoped ＳｉＯ2
（ＢＳＧ膜）、１３…拡散層、１５…ＬＤＤサイドウ
オール（酸化膜）、１７…ソース／ドレイン領域の拡散
層、１９…層間絶縁膜、１９ａ、１９ｂ…コンタクトホ
ール、２１…配線。
…ゲート酸化膜、７…ゲート電極、９…サイドウオール
（Ｓｉ3 Ｎ4 膜、保護膜）、１１…BoronDoped ＳｉＯ2
（ＢＳＧ膜）、１３…拡散層、１５…ＬＤＤサイドウ
オール（酸化膜）、１７…ソース／ドレイン領域の拡散
層、１９…層間絶縁膜、１９ａ、１９ｂ…コンタクトホ
ール、２１…配線。
Claims (7)
- 【請求項１】 半導体基板上に３重量％以上の不純物を
含有する酸化珪素膜を形成する工程と、 該半導体基板に該不純物を高温短時間で熱拡散させる熱
処理工程と、 該酸化珪素膜を除去する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記不純物が硼素、リン又は砒素である
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 上記酸化珪素膜はＣＶＤ法で形成される
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 上記酸化珪素膜は、液体状の酸化珪素を
回転塗布して薄膜とする方法で形成されることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項５】 半導体基板上にゲート絶縁膜を形成する
工程と、 このゲート絶縁膜の上にゲート電極を形成する工程と、 このゲート電極及びゲート絶縁膜の側壁に保護膜を形成
する工程と、 該半導体基板および該ゲート電極の上に３重量％以上の
不純物を含有する酸化珪素膜を形成する工程と、 該半導体基板に該不純物を高温短時間で熱拡散させる熱
処理工程と、 該酸化珪素膜をエッチング除去する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 上記熱処理工程における熱処理条件は、
１０００℃で１秒以内、又は９５０℃で３秒以内である
ことを特徴とする請求項１又は５記載の半導体装置の製
造方法。 - 【請求項７】 上記保護膜はＳｉ3 Ｎ4 膜からなるもの
を用い、上記エッチング除去する工程ではフッ酸を用い
ることを特徴とする請求項５記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12432897A JPH10321544A (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12432897A JPH10321544A (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321544A true JPH10321544A (ja) | 1998-12-04 |
Family
ID=14882626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12432897A Pending JPH10321544A (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10321544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003174159A (ja) * | 2001-12-03 | 2003-06-20 | Hynix Semiconductor Inc | 半導体装置の製造方法 |
| JP2014131073A (ja) * | 2001-07-17 | 2014-07-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1997
- 1997-05-14 JP JP12432897A patent/JPH10321544A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014131073A (ja) * | 2001-07-17 | 2014-07-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| JP2003174159A (ja) * | 2001-12-03 | 2003-06-20 | Hynix Semiconductor Inc | 半導体装置の製造方法 |
| JP4590151B2 (ja) * | 2001-12-03 | 2010-12-01 | 株式会社ハイニックスセミコンダクター | 半導体装置の製造方法 |
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