KR20020073236A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

누설 전류 저감을 효과적으로 도모하는 것이 가능한 M0S 트랜지스터를 갖는 반도체 장치 및 그 제조 방법을 얻는다.
폴리실리콘 게이트 전극(3)의 형성외 영역(게이트 전극외 영역)에 있어서의 실리콘 기판(1)과 산화막(2)과의 계면에 실리콘 질화막(11)이 형성되고, 산화막(2)과 폴리실리콘 게이트 전극(3)의 측면과의 계면에 실리콘 질화막(13)이 형성된다. 실리콘 질화막(11 및 13)은 산화의 진행을 억제할 수 있기 때문에, 최종적인 산화막(2)의 형상을 얻도록 실행되는 스마일 산화 처리 시에 실리콘 기판(1) 및 폴리실리콘 게이트 전극(3)의 산화를 효과적으로 억제할 수가 있고, 그 결과, 폴리실리콘 게이트 전극(3)의 측면에서의 산화막(2)의 막 두께 및 게이트 전극외 영역에서의 산화막(2)의 막 두께를, 폴리실리콘 게이트 전극(3)의 중앙부 아래의 막 두께보다 얇게 형성한 구조가 실현가능하다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 M0S 트랜지스터의 트랜지스터의 구조에 관한 것이다.
M0S 트랜지스터가 스케일링됨에 따라, 게이트 산화막 등의 산화막 두께가 얇게 되어, M0S 트랜지스터의 동작 시에 (실리콘) 기판에 높은 전계가 인가되게 될 수 있었다.
특히, 게이트 전극의 엣지로서는 이상적으로는 90°혹은 90°에 가까운 각도를 갖기 때문에, 전계가 집중하여 높은 전계를 발생한다. 이 때문에, 게이트 엣지부 근방의 실리콘 기판 내에는 높은 전계를 갖는 영역이 존재한다. 실리콘 기판 내에 높은 전계가 인가되면, 대역간 터널링(tunneling) 현상에 의해, 전자·홀 쌍(hole-electron pairs)이 생성되어, 누설 전류의 원인이 된다. 소위 GIDL(Gate Induced Drain Leakage current:게이트 유도 드레인 누설 전류)이 생긴다.
게이트 엣지 근방 영역에서의 높은 전계를 완화하는 방법으로서, 게이트 산화막의 막 두께를 두껍게 하여, 게이트 전극과 실리콘 기판과의 거리를 길게 함으로써, 게이트 전극 엣지 근방에 집중한 전계를 실리콘 기판에 도달하기 전에 완화하는 방법이 있다.
상기 완화 방법은 가장 단순하게는 게이트 산화막의 막 두께를 두껍게 함으로써 실현 가능하다. 그러나, 원래 비교적 두껍던 게이트 산화막의 막 두께가 최근 미세화되는 경향이 있고, 미세화되는 이유는 대전류의 공급인 것을 생각하면, 게이트 산화막의 막 두께를 두껍게 함에 따른 폐해는 매우 크고 실용적이지 않다.
그래서, 게이트 엣지부 근방 하의 게이트 산화막의 막 두께만을 두껍게 형성하고, 게이트 중앙부 근방 하에서의 게이트 산화막의 막 두께를 얇게 형성하는 게이트 산화막 구조를 실현하기 위해 스마일 산화 기술이 생각되었다.
스마일 산화 기술에 의해서, 게이트 중앙부 근방 하에서의 게이트 산화막의 막 두께가 게이트 엣지부 근방 하의 게이트 산화막의 막 두께보다 얇게 형성되는 게이트 버즈빅(bird's beak) 구조의 게이트 산화막을 형성할 수 있다. 스마일 산화의 기술은 게이트 전극 엣지 근방에서의 게이트 산화막의 신뢰성을 높이는 방법으로서 이용되고 있다.
도 35는 스마일 산화 실행 전의 게이트 구조를 나타내는 단면도이다. 이 도면에 도시한 바와 같이, 실리콘 기판(31) 상에, 산화막(32)이 형성되고, 산화막(32) 상에 폴리실리콘 게이트 전극(33)이 선택적으로 형성된다.
폴리실리콘 게이트 전극(33)의 형성 시의 에칭 처리에 의해, 폴리실리콘 게이트 전극(33) 형성 직후에 있어서, 폴리실리콘 게이트 전극(33)의 하측 영역의 막 두께가 그 이외의 영역(게이트 전극외 영역)의 막 두께보다 두껍게 형성되어 있다.
도 36은 스마일 산화 실행 후의 게이트 구조를 나타내는 단면도이다. 이 도면에 도시한 바와 같이, 스마일 산화에 의해서, 산화막(32)은 실리콘 기판(31)의상부 및 내부에 성장함과 함께, 폴리실리콘 전극33의 측면 상 및 내부에 성장함으로써, 폴리실리콘 게이트 전극(33)의 하측의 영역의 막 두께보다도 그 이외의 영역의 막 두께쪽이 두껍게 된다.
이 때, 폴리실리콘 게이트 전극(33) 쪽이 실리콘 기판(31)보다 산화 정도가 높기 때문에, 산화막(32)에 의한 폴리실리콘 게이트 전극(33)에의 침식(후퇴)량 쪽이 실리콘 기판(31)에의 침식량보다 크다.
이것은, 실리콘의 (1, 1, 1)면이 다른 면보다 산화되기 어려운 것에 기인한다. 즉, 실리콘 기판(31)은 단결정이고 산화 분위기에 노출되는 표면은 (1, 1, 1)면에서 형성되어 있는데 대하여, 폴리실리콘은 그레인 군이기 때문에, 여러가지 면이 산화 분위기에 노출되게 되고, 실리콘 기판보다 산화가 용이하게 진행되게 된다. 그외에도 폴리실리콘 게이트 전극(33)에 포함되는 불순물에 의한 증속 산화도 폴리실리콘 게이트 전극(33)의 침식량을 크게 하는 원인이 되고 있다.
종래, GIDL에 의한 누설 전류 저감을 목적으로서, 게이트 엣지부 근방에서의 전계를 완화하기 위해, 게이트 전극 형성 후에 스마일 산화를 행함으로써, 게이트버즈빅 구조를 얻도록, 게이트 엣지부의 산화막의 막 두께를 두껍게 하고 있었다.
그러나, 게이트 버즈빅 구조를 얻도록, 산화하기 쉬운 분위기, 고온 혹은 장시간으로 스마일 산화 처리를 행하면, 게이트 전극이나 실리콘 기판까지 산화된다.
게이트 전극이 산화되면, 전기적으로 도체인 게이트 전극의 거리(형성 길이)가 짧아진다. 이 때문에, 게이트 전극의 산화를 상정하지 않고, 혹은 게이트 전극의 산화량을 작게 어림한 드레인 구조가 적용된 M0S 트랜지스터를 제조한 경우, 게이트 전계가 채널에 전해지기 어려운 오프셋의 영역이 형성되게 된다. 오프셋 영역에서는 전자를 잡아 당길 수 있기 때문에, 저항치가 급격히 상승하여 채널을 흐르는 전류량이 감소하는 등의 문제점이 있었다.
일반적으로 대규모 LSI에서는 대량의 트랜지스터를 칩 내에 형성한다. 이 때문에, 모든 트랜지스터에 있어서 오프셋 영역이 형성되지 않도록 드레인 구조를 채용한 경우라도, 이상 확산 등에 의해 전극의 일부에 산화가 진행하여 오프셋 영역을 갖는 M0S 트랜지스터를 제조할 가능성은 적게 존재한다. 따라서, 게이트 전극을 산화한 경우에 부적당하게 되는 드레인 구조를 채용한 M0S 트랜지스터를 제조할 가능성을 고려하는 것은, 충분히 실용적인 수준에 따른 가정이다.
또한, 동일한 게이트 길이로, 또한 오프셋하지 않도록 드레인 구조를 최적화한 구조에 있어서, 게이트 전극 재료인 폴리실리콘이 산화된 소자와 폴리실리콘이 산화되어 있지 않은 소자를 비교하면, 게이트 전극이 산화된 소자에서는 산화되어 있지 않은 소자에 비하여 유효한 (도체로서 취급할 수 있는) 게이트 길이, 즉 채널 길이가 짧아진다.
따라서, 게이트 길이를 미세화해 가면, 폴리실리콘이 산화된 소자 쪽이 빠르게 한계에 도달하게 되기 때문에, 폴리실리콘이 산화되어 있지 않은 소자 쪽이, 되어 있는 소자보다도 미세화에 더 적합하다고 생각할 수 있다.
스마일 산화를 행하면, 게이트 엣지로부터 드레인 영역 방향의 실리콘 기판 계면이 산화에 의해 팽창한다. 실리콘이 산화되는 과정이란, 실리콘이 산소와 화합물을 형성하는 과정이다. 실리콘만으로 형성되어 있던 스페이스에 실리콘과 산화막의 원소를 혼입할 필요가 생긴다. 이 때문에, 실리콘이 많이 산화하는 영역에 큰 스트레스가 발생한다. 물론, 공간적으로 팽창함으로써 상기 스트레스의 일부는 완화된다. 그러나 산화전에 비하면 스마일 산화 기술에 의한 산화막 형성 후의 스트레스가 증가하고 있는 것은 틀림없다. 실리콘 기판에 스트레스가 생기면 실리콘의 대역 갭이 변화하기 때문에, 경우에 따라서는 누설 전류를 증가시키게 된다. 또한, 스트레스가 원자 사이의 결합 에너지보다도 커지면, 원자는 결합을 절단하여 원자를 변이시킴으로써, 스트레스의 완화를 도모한다. 이 경우도, 결함이 생기게 되어 누설 전류는 증가한다.
이와 같이, 스마일 산화 처리에 의해서 게이트 전극 및 실리콘 기판이 산화되는 것은 트랜지스터의 성능에 있어서 큰 폐해가 되기 때문에, 스마일 산화 처리에 의해서 형성할 수 있는 게이트 버즈빅의 막 두께 및 형성 길이는, 폴리실리콘의 산화량 및 기판 실리콘의 산화량에 의해서 의존되는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 누설 전류 저감을 효과적으로 도모하는 것이 가능한 M0S 트랜지스터를 갖는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.
도 1은 실리콘 질화막 형성 처리를 나타내는 단면도.
도 2는 도 1에 도시된 구조에 대한 스마일 산화 처리를 나타내는 단면도.
도 3은 스마일 산화 전의 폴리실리콘 게이트 전극의 게이트 엣지 주변을 나타내는 단면도.
도 4는 스마일 산화 후의 게이트 엣지 주변을 나타내는 단면도.
도 5는 본 발명의 실시 형태 1의 원리가 되는 MOS 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도.
도 6은 실시 형태 1의 실제의 MOS 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도.
도 7은 실시 형태 2의 원리가 되는 MOS 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도.
도 8은 실시 형태 2의 실제의 M0S 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도.
도 9는 실시 형태 3의 원리가 되는 MOS 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도.
도 10은 실시 형태 3의 실제의 M0S 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도.
도 11은 실시 형태 4의 M0S 트랜지스터의 제조 방법을 나타내는 단면도.
도 12는 실시 형태 4의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 13은 실시 형태 4의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 14는 실시 형태 4의 M0S 트랜지스터의 제조 방법을 나타내는 단면도.
도 15는 실시 형태 4의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 16은 실시 형태 4의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 17은 실시 형태 4의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 18은 실시 형태 4의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 19는 실시 형태 5의 MOS 트랜지스터의 제조 방법에 있어서의 실리콘 질화막 형성 공정을 나타내는 단면도.
도 20은 실시 형태 6의 MOS 트랜지스터의 제조 방법에 있어서의 실리콘 질화막 형성 공정을 나타내는 단면도.
도 21은 실시 형태 7의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 22는 실시 형태 7의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 23은 실시 형태 7의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 24는 실시 형태 7의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 25는 실시 형태 7의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 26은 실시 형태 7의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 27은 실시 형태 8의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 28은 실시 형태 8의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 29는 실시 형태 8의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 30은 실시 형태 8의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 31은 실시 형태 9의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 32는 실시 형태 9의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 33은 실시 형태 9의 MOS 트랜지스터의 제조 방법을 나타내는 단면도.
도 34는 실시 형태 10의 M0S 트랜지스터의 제조 방법에 있어서의 실리콘 질화막 형성 공정을 나타내는 단면도.
도 35는 스마일 산화 처리 실행 전의 게이트 구조를 나타내는 단면도.
도 36은 스마일 산화 처리 실행 후의 게이트 구조를 나타내는 단면도.
<도면의 주요부분에 대한 부호 설명>
1: 실리콘 기판
2: 산화막
3: 폴리실리콘 게이트 전극
10: NO 가스
11, 13: 실리콘 질화막
12: NH3가스
14: 플라즈마 N 가스
17: 산화제
18: 질소 이온
본 발명에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성되는 산화막과, 상기 산화막 상에 선택적으로 형성되는 게이트 전극을 갖는 M0S 트랜지스터를 포함하는 반도체 장치이고, 상기 산화막은 상기 게이트 전극의 하측 및측면 및 그 이외의 영역인 게이트 전극외 영역에서의 상기 반도체 기판 상에 형성되고, 상기 게이트 전극 하의 상기 산화막은 상기 게이트 전극의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두껍게 되도록 형성되고, 또한 상기 게이트 전극외 영역의 상기 산화막의 막 두께는, 상기 게이트 전극 측면에되는 상기 산화막의 막 두께보다 얇게 형성된다.
또한, 본 발명에 따르면 상기 반도체 장치에 있어서, 상기 게이트 전극외 영역의 상기 산화막의 막 두께는, 상기 게이트 전극의 중앙부 아래쪽의 상기 산화막의 막 두께보다 얇게 형성된다.
또한, 본 발명에 따르면, 상기 반도체 장치에 있어서, 상기 게이트 전극외 영역에서의 상기 반도체 기판과 상기 산화막 사이에 산화 방지 재료로 이루어지는 산화 방지층을 더 포함한다.
본 발명에 따르면, 상기 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성되는 산화막과, 상기 산화막 상에 선택적으로 형성되는 게이트 전극을 갖는 M0S 트랜지스터를 포함하는 반도체 장치이고, 상기 산화막은 상기 게이트 전극의 하측 및 측면에 형성되고, 상기 게이트 전극 하의 상기 산화막은, 상기 게이트 전극의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두껍게 되도록 형성되고, 또한 상기 게이트 전극 측면에 형성되는 상기 산화막의 막 두께는, 상기 게이트 전극의 중앙부 아래쪽에 형성되는 상기 산화막의 막 두께보다 얇게 형성된다.
또한, 본 발명에 따르면, 상기 반도체 장치에 있어서, 상기 게이트 전극의 측면과 상기 산화막 사이에 산화 방지제로 이루어지는 산화 방지층을 더 포함한다.
또한, 본 발명에 따르면, 상기 반도체 장치에 있어서, 상기 산화막은 상기 게이트 전극의 하측 및 측면 이외의 영역인 게이트 전극외 영역의 상기 반도체 기판 상에 또한 형성되고, 상기 게이트 전극외 영역의 상기 산화막의 막 두께는, 상기 게이트 전극의 중앙부 아래쪽에 형성되는 상기 산화막의 막 두께보다 얇게 형성된다.
또한, 본 발명에 따르면, 상기 반도체 장치에 있어서, 상기 게이트 전극의 측면과 상기 산화막 사이에 산화 방지제로 이루어지는 제1 산화 방지층과, 상기 게이트 전극외 영역에서의 상기 반도체 기판과 상기 산화막 사이에 산화 방지제로 이루어지는 제2 산화 방지층을 더 포함한다.
본 발명에 따르면, 반도체 장치의 제조 방법에 있어서, (a) 반도체 기판 상에 산화막, 도전층을 순차 피착하는 단계와, (b) 상기 도전층을 패터닝하여 게이트 전극을 형성하는 단계를 포함하고, 상기 단계(b)의 실행에 의해 상기 산화막은 상기 게이트 전극이 형성되어 있지 않은 게이트 전극외 영역에서 막 두께가 얇게 되고, (c) 상기 게이트 전극외 영역에서의 상기 산화막과 상기 반도체 기판 사이에, 산화 방지 재료로 이루어지는 산화 방지층을 형성하는 단계와, (d) 상기 단계(c) 후에 실행되고, 상기 반도체 기판 상의 전체에 걸쳐 산화 처리를 실시하는 단계와, (e)상기 게이트 전극을 마스크로 하여, 소정의 도전형의 불순물을 도입함으로써 상기 반도체 기판의 표면 내에 소스·드레인 영역을 형성하는 단계를 더 포함하고, 상기 게이트 전극, 상기 게이트 전극 하의 상기 산화막 및 상기 소스·드레인 영역에 의해서 M0S 트랜지스터가 구성되고, 상기 단계(d)의 실행에 의해서, 상기 게이트 전극 하의 상기 산화막은, 상기 게이트 전극 측면 상에 형성됨과 함께 상기 게이트 전극의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두껍게 되도록 형성되고, 또한 상기 게이트 전극외 영역의 상기 산화막의 막 두께는, 상기 게이트 전극 측면에 형성되는 상기 산화막의 막 두께보다 얇게 된다.
또한, 본 발명에 따르면, 상기 반도체 장치의 제조 방법에 있어서, 상기 단계(d)의 실행에 의해서, 상기 게이트 전극외 영역의 상기 산화막의 막 두께는, 상기 게이트 전극의 중앙부 아래쪽의 상기 산화막의 막 두께보다 얇게 형성된다.
또한, 본 발명에 따르면, 상기 반도체 장치의 제조 방법에 있어서, 상기 단계(c)는, 게이트 전극을 마스크로 하여, 산화 방지 기능을 지니고, 상기 산화막보다 상기 반도체 기판과의 반응성이 높은 기체를 상측에서 주입하여 상기 산화 방지층을 형성하는 단계를 포함한다.
본 발명에 따르면, 반도체 장치의 제조 방법에 있어서, (a) 반도체 기판 상에 산화막, 도전층을 순차 피착하는 단계와, (b) 상기 도전층을 패터닝하여 게이트 전극을 형성하는 단계와, (c) 상기 게이트 전극 측면에, 산화 방지 재료로 이루어지는 제1 산화 방지층을 형성하는 단계와, (d) 상기 단계(c) 후에 실행되고, 상기 반도체 기판 상의 전체에 걸쳐 산화 처리를 실시하는 단계와, (e) 상기 게이트 전극을 마스크로 하여, 소정의 도전형의 불순물을 도입함으로써 상기 반도체 기판의 표면 내에 소스·드레인 영역을 형성하는 단계를 포함하고, 상기 게이트 전극, 상기 게이트 전극 하의 상기 산화막 및 상기 소스·드레인 영역에 의해서 M0S 트랜지스터가 구성되고, 상기 단계(d)의 실행에 의해서, 상기 게이트 전극 하의 상기 산화막은, 상기 게이트 전극 측면에 형성됨과 함께 상기 게이트 전극의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두껍게 되도록 형성되고, 또한 상기 게이트 전극 측면에 형성되는 상기 산화막의 막 두께는, 상기 게이트 전극의 중앙부 아래쪽의 상기 산화막의 막 두께보다 얇게 된다.
또한, 본 발명에 따르면, 상기 반도체 장치의 제조 방법에 있어서, 상기 단계(b)는, 상기 게이트 전극 형성 영역 이외의 게이트 전극외 영역의 상기 도전층의 일부를 잔존시키는 단계를 포함하고, 상기 단계(c)는 상기 제1 산화 방지층 형성 후에, 상기 게이트 전극외 영역의 상기 도전층 및 상기 제1 산화 방지층을 제거하는 단계를 더 포함한다.
또한, 본 발명에 따르면, 상기 반도체 장치의 제조 방법에 있어서, 상기 단계(c)는 열 처리를 포함하고, 상기 단계(e)는, (e-1) 제1 불순물 농도로 상기 소정의 도전형의 불순물을 도입하는 단계와, (e-2) 상기 제1 불순물 농도보다 높은 제2 불순물 농도로 상기 소정의 도전형의 불순물을 도입하는 단계를 포함하고, 상기 단계(e-1)는 상기 단계(c)보다 전에 실행된다.
또한, 본 발명에 따르면, 상기 반도체 장치의 제조 방법에 있어서, 상기 단계(e)는, (e-1) 제1 불순물 농도로 상기 소정의 도전형의 불순물을 도입하는 단계와, (e-2) 상기 제1 불순물 농도보다 높은 제2 불순물 농도로 상기 소정의 도전형의 불순물을 도입하는 단계를 포함하고, 상기 단계(e-1)는 상기 단계(d) 후에 실행된다.
또한, 본 발명에 따르면, 상기 반도체 장치의 제조 방법에 있어서, 상기 단계(c)는 산화 방지 기능을 지니고, 상기 게이트 전극을 포함하는 상기 도전층과 반응하는 기체를 공급하는 단계를 포함한다.
또한, 본 발명에 따르면, 상기 반도체 장치의 제조 방법에 있어서, 상기 단계(b)의 실행에 의해, 상기 산화막은 상기 게이트 전극이 형성되어 있지 않은 게이트 전극외 영역에서 막 두께가 얇게 되고, 상기 단계(c)는, 상기 게이트 전극외 영역의 상기 산화막과 상기 반도체 기판 사이에 산화 방지 재료로 이루어지는 제2 산화 방지층을 더 형성하는 단계를 포함하고, 상기 단계(d)의 실행에 의해서, 상기 게이트 전극외 영역의 상기 산화막의 막 두께는, 상기 게이트 전극의 중앙부 아래쪽에 형성되는 상기 산화막의 막 두께보다 얇게 형성된다.
또한, 본 발명에 따르면, 상기 반도체 장치의 제조 방법에 있어서, 상기 단계(c)는 산화 방지 기능을 지니고, 상기 게이트 전극과 반응하여, 상기 산화막보다도 상기 반도체 기판과의 반응성이 높은 기체를 공급하는 단계를 포함한다.
<전제 기술>
(실리콘 질화막)
스마일 산화 처리 시에 폴리실리콘으로 이루어지는 게이트 전극이나 실리콘 기판을 산화하지 않도록 하기 위해서, 산화 방지제로서 질소 화합물을 이용하는 것이 고려된다. 질소가 산소를 통과시키지 않은 것은 일반적으로 알려져 있고, 산화 방지막으로서 이용되어 있는 사실도 있다.
그러나, 질소 화합물을 소자 형성 영역 전면을 덮어 형성하여 스마일 산화 처리를 행하면, 소자 내에 산화제가 전혀 도입되지 않게 되기 때문에, 게이트 전극, 실리콘 기판이 산화되지 않기는 하겠지만, 긴요한 게이트 버즈빅 구조도 형성되지 않게 되고, 무의미한 결과가 된다. 즉, 이상적으로는 게이트 전극 엣지 근방에만 산화제를 공급하는 것이 중요하게 된다.
도 1은 실리콘 질화막 형성 처리를 나타내는 단면도이다. 도 1은, 실리콘 기판(1) 상에 산화막(2)이 형성되고, 산화막(2) 상에 폴리실리콘 게이트 전극(3)이 선택적으로 형성되어 있는 구조를 전제로 하고 있다.
그리고, 도 1에 도시한 바와 같이, NO 가스(10)를 폴리실리콘 게이트 전극(3)의 측면에서 도입함으로써, 폴리실리콘 게이트 전극(3)의 측면에서 반응하기 때문에, 폴리실리콘 게이트 전극(3)의 측면에 실리콘 질화막(13)을 형성할 수 있다.
한편, 폴리실리콘 게이트 전극(3)이 형성되어 있지 않은 산화막(2)의 상부에서 NO 가스(10)를 도입하면, 질소/실리콘의 반응물과 질소/실리콘 산화막의 반응물을 비교한 경우, 질소/실리콘의 반응물 쪽이 안정되기 때문에, 즉 질소는 실리콘 산화막보다 실리콘 기판과의 반응성이 높기 때문에, N0 가스(10)는 산화막(2)을 통과, 실리콘 기판(1)의 표면에 실리콘 질화막(11)을 형성할 수 있다.
도 2는 도 1에 도시한 구조에 대한 스마일 산화 처리 실행 시의 상태를 나타내는 단면도이다. 이 도면에 도시한 바와 같이, 실리콘 질화막(11 및 13)의 산화 방지 기능에 의해서, 산화제(17)는 실리콘 기판(1)의 표면 및 폴리실리콘 게이트 전극(3)의 측면에는 도달하지 않는다.
따라서, 스마일 산화 처리를 실행하여 산화막(2)을 성장시킴에 따라 게이트버즈빅을 형성하면서, 실리콘 기판(1) 및 폴리실리콘 게이트 전극(3)의 산화를 효과적 억제할 수 있다.
(스마일 산화)
스마일 산화 처리를 실행함으로써, 이하에 진술하는 제1 및 제2 요인으로부터 게이트 엣지 근방의 실리콘 기판 내의 전계를 작게 할 수 있다.
도 3은 스마일 산화 전의 폴리실리콘 게이트 전극(3)의 게이트 엣지 주변을 나타내는 단면도이고, 도 4는 도 3에서 스마일 산화 후의 단면도이다.
스마일 산화 이전은, 도 3에 도시한 바와 같이, 폴리실리콘 게이트 전극(3)의 각부분(角部)은 90°이나, 스마일 산화 이후는, 도 4에 도시한 바와 같이, 폴리실리콘 게이트 전극(3)의 하측의 엣지는 뭉쳐진다. 즉, 전계 발생원(도 3 및 도 4의 동그라미 안)이 뭉쳐지는 것에 의해, 전계의 집중을 방지할 수 있고, 전계의 저감화를 도모할 수 있다. 이것이 제1 요인이다.
도 3 및 도 4의 비교로부터 분명한 바와 같이, 스마일 산화 후의 산화막(2)의 막 두께가 스마일 산화 전보다도 두껍게 되기 때문에, 도 3 및 도 4의 화살표로 나타내어진 전계 전파 경로가 길어진다. 즉, 폴리실리콘 게이트 전극(3)의 하측의 엣지에서 발생하는 높은 전계가 실리콘 기판(1)에 까지 도달하기 어렵게 되기 때문에, 실리콘 기판(1)에서 관측되는 전계를 작게할 수 있다. 이것이 제2 요인이다.
그러나, 스마일 산화 처리를 행하면, 상술한 바와 같이 게이트 전극 및 실리콘 기판을 산화시키는 문제가 있다.
그래서, 본 발명의 일부는 스마일 산화 처리를 실행해도, 실리콘 기판(1) 상에 산화막을 거의 형성하지 않는 것에 있다. 이것은, 실리콘 기판 내에 스트레스를 생기지 않게 하고 스마일 산화를 행할 수 있는 것을 의미한다. 상술한 바와 같이, 실리콘 기판에 스트레스가 생기면 누설 전류를 증가시킬 우려가 있기 때문에, 스마일 산화 시에 실리콘 기판을 산화시키지 않도록 하면 누설 전류 증가의 방지 효과를 기대할 수 있다.
(선택 산화의 생략)
현재의 LSI에서는, 게이트 전극을 그대로 배선으로서 이용하는 것이 많다. 배선으로서 생각한 경우, 게이트 전극에는 저저항인 것이 강하게 요구된다. 그러나, 널리 게이트 전극 재료로서 이용되고 있는 불순물을 도입한 폴리실리콘은, 알루미늄 등의 금속 배선에 비하면 저항치가 높다. 이 때문에, 게이트 전극을 폴리실리콘과 금속제의 막과의 2층 및 다층으로 형성하는 기술이 일반적으로 이용되고 있다.
그러나, 금속막은 폴리실리콘막에 비하여 산화되기 쉬운 경향이 있다. 따라서, 스마일 산화를 행하면 폴리실리콘막에 비하여, 금속막 쪽이 많이 산화된다. 그 결과, 많이 산화되는 금속막의 형성 폭이 짧아져 저항치가 상승한다. 이 때문에, 금속막 형성에 따르는 저저항화라는 본래의 기능이 완수할 수 없게 되는 경우가 있다고 하는 문제점이 있었다.
상기한 문제점을 해결하기 위한 기술로서 선택 산화가 있다. 선택 산화 기술로는, 산화 가스에 예를 들면 수소라는 환원제를 동시에 포함하게 하는 기술이 있다. 이에 따라, 산화된 금속 표면을 환원하여 원래대로 복귀하는 것이 가능해지고, 금속의 산화 정도를 저감시킬 수 있다.
단, 선택 산화를 행하기 위해서는, 예를 들면 수소와 산소와의 혼합 가스라는 폭발성이 있는 기체를 취급하기 때문에, 선택 산화 기술을 행하기 위해서는 안정성이 높은 고가의 장치가 필요해져, 제조 비용의 증대를 초래한다고 하는 문제점이 있었다.
이와 같이, 제조 비용을 고려한 경우, 선택 산화 기술을 이용하지 않고 1회의 스마일 산화 처리로 게이트 버즈빅 구조를 얻을 필요가 있다.
<실시 형태 1>
(제1 특징)
도 5는 본 발명의 실시 형태 1의 원리가 되는 MOS 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도이다. 이 도면에 도시한 바와 같이, 실리콘 기판(1) 상에 산화막(2)이 형성되고, 산화막(2) 상에 폴리실리콘 게이트 전극(3)이 선택적으로 형성되어 있다. 폴리실리콘 게이트 전극(3) 하의 산화막(2)이 게이트 산화막이 된다.
또한, 산화막(2)은 폴리실리콘 게이트 전극(3)의 패터닝 후에 실행되는 스마일 산화 처리에 의해서, 폴리실리콘 게이트 전극(3)하의 산화막(2)의 막 두께가 엣지 근방 하에 있어서 중앙부 아래보다 두껍게 되는 버즈빅 형상을 나타내고 있다.
도 5에 있어서, 기판침식량 d1는 스마일 산화 전후에 있어서의 실리콘 기판(1)이 산화된 양을 나타내고 있다. 즉, 스마일 산화 전의 산화막(2)의 하측 계면(파선으로 나타냄)으로부터 스마일 산화 후의 산화막(2)의 하측 계면까지의 거리를 나타내고 있다.
또한, 기판 상 막 두께 d2는 스마일 산화 후의 실리콘 기판(1) 상에 있어서의 산화막(2)의 막 두께를 의미하고, 게이트 침식량 d3는 스마일 산화 전의 폴리실리콘 게이트 전극(3)의 측면에서 스마일 산화 후의 폴리실리콘 게이트 전극(3)의 측면까지의 거리를 나타내고, 게이트 엣지 침식량 d4는 스마일 산화 전의 폴리실리콘 게이트 전극(3)의 하측 엣지로부터 스마일 산화 후의 폴리실리콘 게이트 전극(3)의 하측 엣지까지의 거리를 보이고 있다.
또한, 게이트 측면 막 두께 d5는 스마일 산화 후의 폴리실리콘 게이트 전극(3)의 측면 상에 있어서의 산화막(2)의 막 두께를 의미하여, 게이트 전극 하의 막 두께 d6는 폴리실리콘 게이트 전극(3)의 하측 엣지 근방 영역을 제외한 폴리실리콘 게이트 전극(3)의 중앙부 하에 있어서의 산화막(2)의 막 두께를 의미한다.
실시 형태 1의 구조의 제1 특징은, 산화막(2)의 기판 상 막 두께 d2가 게이트 측면 막 두께 d5보다 얇은 형상을 나타내고 있는 것이다. 게이트 측면 막 두께 d5를 얇게 산화막(2)을 형성함으로써, 게이트 엣지 바로 아래에 맞닿은 실리콘 기판(1)의 표면 영역 A1의 산화막(2)은 거의 굴곡이 생기지 않기 때문에, MOS 트랜지스터 동작 시에서의 전계의 집중을 완화할 수 있다. 또한, 굴곡이 없기 때문에, 산화 처리 시에 있어서의 실리콘 기판(1)에의 스트레스를 대폭 저감화시킬 수도 있다.
이와 같이, 실시 형태 1의 제1 특징에 의해서, 상술한 전계 집중의 완화, 스트레스 저감화에 따라서 누설 전류 저감을 도모할 수 있어, 통상의 스마일 산화를행하는 경우에 비하여, 리텐션(retention) 특성의 향상을 기대할 수 있다.
(제2 특징)
실시 형태 1의 구조의 제2 특징은, 기판 상 막 두께 d2가 게이트 전극 하의 막 두께 d6보다 얇은 형상을 나타내고 있는 것이다. 그 효과는 제1 특징과 마찬가지이다.
(제조 방법의 개략)
또, 실시 형태 1로 나타낸 구조는 대강 이하와 같이 하여 제조할 수 있다.
폴리실리콘 게이트 전극(3)을 패터닝하기 위해 폴리실리콘층을 에칭할 때, 산화막(2)을 에칭 스토퍼로서 이용하지 않을 수 없다. 이 때문에, 폴리실리콘 게이트 전극(3)의 형성외의 영역(이하, 「게이트 전극외 영역」이라고 약칭하는 경우임)의 산화막(2)은 에칭 분위기에 노출되어지게 되어, 폴리실리콘 게이트 전극(3)의 패터닝 직후의 게이트 전극외 영역에서의 산화막(2)의 막 두께는, 폴리실리콘 게이트 전극(3)의 중앙부 아래쪽의 산화막(2)의 막 두께보다 얇게 되어 버린다(도 35 참조).
그 후, 스마일 산화 처리를 행하면, 게이트 전극외 산화막은 산화 분위기에 노출되어지고 두껍게 되지만, 이 산화 분위기에 있어서도 산화의 진행 정도를 억제하는 산화 억제(방지) 처리를 실시함으로써, 실시 형태 1의 구조가 실현된다.
(실제 구조)
도 6은 본 발명의 실시 형태 1인 실제의 MOS 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도이다.
이 도면에 도시한 바와 같이, 게이트 전극외 영역에서의 실리콘 기판(1)과 산화막(2)과의 계면에 실리콘 질화막(11)이 형성되어 있다. 실리콘 질화막(11)은 산소의 진입을 저지하여, 산화의 진행을 억제할 수 있는 산화 방지층으로서 기능한다.
이와 같이 실리콘 기판(1)과 산화막(2)과의 계면에 실리콘 질화막(11)을 형성함으로써, 스마일 산화 처리 시에 게이트 전극외 영역에서의 실리콘 기판(1)의 표면 산화를 효과적으로 억제할 수 있다. 또, 실리콘 질화막(11) 대신에 산화를 방지하는 기능을 갖는 다른 소재를 이용하여 산화 방지층을 형성해도 좋다.
<실시 형태 2>
(원리)
도 7은 본 발명의 실시 형태 2의 원리가 되는 MOS 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도이다. 이 도면에 도시한 바와 같이, 산화막(2)은 폴리실리콘 게이트 전극(3)의 패터닝 후에 실행되는 스마일 산화 처리에 의해서, 폴리실리콘 게이트 전극(3) 하의 산화막(2)의 막 두께가 중앙부 아래의 막 두께 d6보다 엣지 근방 하의 막 두께가 두껍게 되는 버즈빅 형상을 나타내고 있다.
또한, 게이트 전극 하 막 두께 d6보다 게이트 측면 막 두께 d5를 얇게 형성하고 있다. 게이트 측면 막 두께 d5를 얇게 형성함으로써 필연적으로 게이트 침식량 d3를 작게 할 수 있다.
따라서, 동일한 드레인 구조의 M0S 트랜지스터 끼리 비교한 경우, 실시 형태2에 도시한 구조쪽이 게이트 침식량 d3가 작은 만큼, 폴리실리콘 게이트 전극(3)이 드레인 엣지에 대하여 오프셋 영역이 형성되는 것에 따라, MOS 트랜지스터의 공급 전류량의 저감을 효과적으로 억제할 수 있다.
또, 게이트 침식량 d3가 큰 경우를 상정하여, 오프셋 영역이 형성되지 않도록, 드레인 영역을 게이트 엣지로부터 채널 영역의 중앙부에 까지 침식시켜 형성하는 대응책도 생각된다.
그러나, 이 대책을 강구한 경우, 실효적인 채널 길이가 짧아지기 때문에, 미세화를 목적으로 한 M0S 트랜지스터에 있어서는 실용적이지 않다.
이와 같이 실시 형태 2의 구조는, 미세화를 도모한 MOS 트랜지스터에 있어서, 양호한 전기적 특성을 발휘할 수 있다.
(실제 구조)
도 8은 본 발명의 실시 형태 2인 실제의 MOS 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도이다. 이 도면에 도시한 바와 같이, 산화막(2)과 폴리실리콘 게이트 전극(3)의 측면과의 계면에 실리콘 질화막(13)이 형성되어 있다.
실리콘 질화막(13)은 산소의 침입을 저감하여, 산화의 진행을 억제하는 산화 방지층으로서 기능한다. 이와 같이, 폴리실리콘 게이트 전극(3)의 측면과 산화막(2)과의 계면에 실리콘 질화막(13)을 형성함으로써, 스마일 산화 처리 시에 폴리실리콘 게이트 전극(3)의 측면에서의 산화를 효과적으로 억제할 수 있다. 또, 실리콘 질화막(13) 대신에 산화를 방지하는 기능을 갖는 다른 소재를 이용한 산화방지층을 형성해도 좋다.
<실시 형태 3>
도 9는 본 발명의 실시 형태 3의 원리가 되는 MOS 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도이다. 이 도면에 도시한 바와 같이, 산화막(2)은 폴리실리콘 게이트 전극(3)의 패터닝 후에 실행되는 스마일 산화 처리에 의해서, 폴리실리콘 게이트 전극(3) 하의 산화막(2)의 막 두께가 중앙부 아래보다 엣지 근방 아래쪽이 두껍게 되는 버즈빅 형상을 나타내고 있다.
또한, 실시 형태 1의 제2 특징과 마찬가지로 게이트 전극 하 막 두께 d6 보다 기판 상 막 두께 d2를 얇게 형성하여, 또한 실시 형태 2와 마찬가지로 게이트 전극 하 막 두께 d6보다 게이트 측면 막 두께 d5를 얇게 형성하고 있다.
따라서, 실시 형태 1의 제2 특징과 마찬가지로 누설 전류 저감 효과가 도모되고, 실시 형태 2의 효과와 마찬가지로, MOS 트랜지스터의 공급 전류량의 저감을 효과적으로 억제할 수 있다.
도 10은 본 발명의 실시 형태 3인 실제의 M0S 트랜지스터에 있어서의 게이트 전극 엣지 근방 영역을 나타내는 단면도이다. 이 도면에 도시한 바와 같이, 게이트 전극외 영역에서의 실리콘 기판(1)과 산화막(2)과의 계면에 실리콘 질화막(11)이 형성되고, 산화막(2)과 폴리실리콘 게이트 전극(3)의 측면과의 계면에 실리콘 질화막(13)이 형성되어 있다.
실리콘 질화막(11 및 13)은 산화의 진행을 억제할 수 있기 때문에, 스마일 산화 처리 시에 게이트 전극외 영역에서의 실리콘 기판(1)의 표면 및 폴리실리콘게이트 전극(3)의 측면에서의 산화를 효과적으로 억제할 수 있다. 또, 실리콘 질화막(11 및 13) 대신에 산화를 방지하는 기능을 갖는 다른 소재를 이용한 산화 방지층을 각각 형성해도 좋다.
<실시 형태 4>
도 11∼도 18은 본 발명의 실시 형태 4인 MOS 트랜지스터의 제조 방법을 나타내는 단면도이다. 또, 실시 형태 4의 제조 방법은 도 10에 도시한 실시 형태 3의 구조를 얻기 위한 방법이다.
우선, 도 11에 도시한 바와 같이, 실리콘 기판(1)에 소자 분리 영역, 웰 영역 및 채널 도핑층(어느 것도 도시하지 않음)을 형성한 후, 산화막(22), 폴리실리콘층(23) 및 에칭 마스크 산화막(24)을 순차 피착한다. 예를 들면, 산화막(22), 폴리실리콘층(23), 및 에칭 마스크 산화막(24)의 막 두께는 각각 8.0 nm, 200.0 nm 및 100.0 nm으로 형성된다.
또한, 레지스트(25)를 도포한 후, 사진 제판 공정을 거쳐, 폴리실리콘 게이트 전극에 대응하는 영역을 남기도록 레지스트(25)를 패터닝한다.
다음에, 도 12에 도시한 바와 같이, 레지스트(25)를 마스크로 하여 에칭 마스크 산화막(24)을 에칭하여, 폴리실리콘 게이트 전극 형성용의 마스크 산화막 패턴(15)을 형성한다.
그리고, 도 13에 도시한 바와 같이, 마스크 산화막 패턴(15)을 마스크로, 폴리실리콘층(23)을 에칭(패터닝)하여, 폴리실리콘 게이트 전극(3) 및 산화막(2)을 형성한다.
이 때, 에칭은 산화막(22)으로 스톱하지만, 게이트 전극외 영역의 산화막(22)의 일부가 에칭 제거되기 때문에, 게이트 전극외 영역의 막 두께가 얇게 된 산화막(2)이 형성된다. 예를 들면, 게이트 전극외 영역의 산화막(2)의 막 두께는 5.Onm 정도로 얇게 된다.
다음에, 도 14에 도시한 바와 같이, 마스크 산화막 패턴(15) 및 폴리실리콘 게이트 전극(3)을 마스크로 하여 인 이온(26)을 주입하여, 소스·드레인 영역의 일부가 되는 N-영역(4)을 형성한다. 이 때, 인 이온(26)은 예를 들면 주입 에너지 2OkeV, 도우즈량 1×1O13/cm2으로 주입된다.
그 후, 도 15에 도시한 바와 같이, NO 가스(10)를 공급하면서 어닐링 처리를 행하여 실리콘 질화막 형성 처리(스마일 산화 전 처리)를 실행한다. 예를 들면, NO 가스(10)를 공급하면서 1000℃에서 30초간 어닐링 처리를 행한다.
이 공정에 의해서, 폴리실리콘 게이트 전극(3)의 측면에 실리콘 질화막(13)이 형성됨과 함께, 산화막(2)의 게이트 전극외 영역과 N-영역(4)과의 계면에 실리콘 질화막(11)이 형성된다. 이들 실리콘 질화막(11 및 13)이 산화 방지층으로서 기능한다.
질소는 산화막(2)(SiO2)과는 반응하지 않기 때문에, NO 가스(10)는 산화막(2)을 통과하여 N-영역(4) 중의 실리콘과 반응한다. 따라서, 산화막(2)의 게이트 전극외 영역과 N-영역(4)과의 계면에 실리콘 질화막(11)이 형성된다.
다음에, 도 16에 도시한 바와 같이, 산소 분위기 하에서 예를 들면 1100℃, 30초의 RT0 처리(Rapid Thermal oxidation : 급속 열산화)에 의해서 스마일 산화 처리를 행함으로써, 폴리실리콘 게이트 전극(3) 하의 막 두께가 엣지 근방에서 두껍게 되는 게이트 버즈빅 형상의 산화막(2)을 형성한다. 폴리실리콘 게이트 전극(3) 바로 아래의 산화막(2)이 게이트 산화막이 된다.
이 때, 실리콘 질화막(11 및 13)의 존재에 의해, 게이트 전극외 영역에 있어서의 실리콘 기판(1)의 표면(N-영역(4)) 및 폴리실리콘 게이트 전극(3)의 측면의 산화가 억제되기 때문에, 폴리실리콘 게이트 전극(3)의 중앙부 아래의 막 두께(도 9의 게이트 전극 하 막 두께 d6에 상당)에 비해, 폴리실리콘 게이트 전극(3)의 측면에 형성되는 산화막(2a)의 막 두께(도 9의 게이트 측면 막 두께 d5에 상당) 및 게이트 전극외 영역에서의 산화막(2)의 막 두께(도 9의 기판 상 막 두께 d2에 상당)는 함께 얇게 형성된다.
또, 게이트 산화막이 게이트 버즈빅 형상이 되는 것은, 스마일 산화 처리 시에 있어서의 산화제가 도 2에 도시한 바와 같은 경로로 산화막(2)에 전해져 폴리실리콘 게이트 전극(3)의 하측까지 들어가기 때문이다.
그 후, 도 17에 도시한 바와 같이, 폴리실리콘 게이트 전극(3)(실리콘 질화막(13), 산화막(2a) 포함)의 측면에 측벽(6)을 형성한다. 측벽(6)으로서, 예를 들면 형성 폭이 3Onm의 SiO2가 고려된다.
그리고, 도 18에 도시한 바와 같이, 폴리실리콘 게이트 전극(3) 및 측벽(6)을 마스크로 하여, 비소 이온27을 주입함으로써, N 소스·드레인 영역(5)을 완성한다. 또, 비소 이온은 예를 들면 주입 에너지 20 keV, 도우즈량 1×1O15/cm2로 주입된다.
(변형예 1)
실시 형태 4로서는 실리콘 질화막의 형성을 NO 가스(10)에 의해서 행하였다. 이 공정에서 NO 가스(10) 대신에 NO와 O2와의 혼합 가스를 흐르게 하여도 좋다. 예를 들면, NO : O2= 1 : 1 등의 가스의 혼합비를 바꾸는 것에 의해, 폴리실리콘 게이트 전극(3) 혹은 실리콘 기판 1(N-영역(4))에 대한 질화의 정도를 변경할 수가 있어, 폴리실리콘 게이트 전극(3)의 측면 및 게이트 전극외 영역의 실리콘 기판(1)의 표면에서의 스마일 산화량을 조정할 수 있다.
(변형예 2)
실시 형태 4로서는 스마일 산화 처리를 RTO 처리로 행하였지만, FA (Furnace Anneal) 처리로 행하여도 좋다. 예를 들면, dry O2로 900℃, 3O분 등의 FA 처리가 고려된다. 드라이 산화 대신에 웨트 산화라도 좋다.
FA 처리에서의 산화는 충분한 시간에 걸쳐 RTO 처리에 비해 저온으로 행하기 때문에, 반응 속도보다 공급량이 의존 요인이 된다. 이 때문에, 공급하는 산화제에 대하여 충분한 산화가 행하여져, 폴리실리콘 게이트 전극(3) 내에 깊게 침식시킨 게이트 버즈빅 형상을 얻을 수 있다.
<실시 형태 5>
도 19는 본 발명의 실시 형태인 M0S 트랜지스터의 제조 방법에 있어서의 실리콘 질화막 형성 처리를 나타내는 단면도이다. 이 도면에 도시한 바와 같이, NH3가스(12)에 의해서 실리콘 질화막(11 및 13)을 형성하고 있다.
예를 들면, NH3가스(12)를 공급하면서 1000℃에서 30초간 어닐링 처리를 행한다. 또, 다른 공정은 실시 형태 4와 마찬가지이다.
(변형예)
실시 형태 5로서는 실리콘 질화막의 형성을 NH3가스(12)에 의해서 행하였다. 이 공정에서 NH3가스(12) 대신에 NH3와 O2와의 혼합 가스를 흐르게 하여도 좋다. 예를 들면, NH3: O2= 1 : 1 등의 가스의 혼합비를 바꿈으로써, 폴리실리콘 게이트 전극(3) 혹은 실리콘 기판(1)(N-영역(4))에 대한 질화의 정도를 변경할 수가 있어, 폴리실리콘 게이트 전극(3)의 측면 및 게이트 전극외 영역의 실리콘 기판(1)의 표면에서의 스마일 산화량을 조정할 수 있다.
<실시 형태 6>
도 20은 본 발명의 실시 형태 6인 M0S 트랜지스터의 제조 방법에 있어서의 실리콘 질화막 형성 처리를 나타내는 단면도이다. 이 도면에 도시한 바와 같이, 플라즈마 N 가스(14)를 공급함으로써 실리콘 질화막(11 및 13)을 형성하고 있다.
예를 들면, 플라즈마 N 가스(14)를 공급하면서, 400℃, 1.3 GHz에서, 30초간어닐링 처리를 행한다. 또, 다른 공정은 실시 형태 4와 마찬가지이다.
<실시 형태 7>
도 21∼도 26은 본 발명의 실시 형태 7인 M0S 트랜지스터의 제조 방법을 나타내는 단면도이다. 또, 실시 형태 7의 제조 방법은 도 8에 도시한 실시 형태 2의 구조를 얻기 위한 방법이다.
우선, 실시 형태 4와 마찬가지로, 실리콘 기판(1)에 소자 분리 영역, 웰 영역 및 채널도핑층(어느 것도 도시하지 않음)을 형성한 후, 산화막(22), 폴리실리콘층(23) 및 에칭 마스크 산화막을 순차 피착한다. 예를 들면, 산화막(22), 폴리실리콘층(23), 및 에칭 마스크 산화막의 막 두께는 각각 8.0 nm, 200.0 nm 및 100.0 nm로 형성된다.
또한, 도 21에 도시한 바와 같이, 실시 형태 4와 마찬가지로, 패터닝된 레지스트(도시하지 않음)를 마스크로 하여 에칭 마스크 산화막을 에칭하여 마스크 산화막 패턴(15)을 형성한다.
그리고, 도 22에 도시한 바와 같이, 마스크 산화막 패턴(15)을 마스크로, 폴리실리콘층(23)을 에칭(패터닝)한다. 이 때, 마스크 산화막 패턴(15)으로 덮여 있지 않은 게이트 전극외 영역에 대응하는 폴리실리콘층(23)의 영역도 20.0 nm 정도의 두께로 잔존시킨다.
다음에, 도 23에 도시한 바와 같이, NO 가스(10)를 공급하면서 어닐링 처리를 행하여 실리콘 질화막 형성 처리를 실행한다. 예를 들면, NO 가스(10)를 공급하면서 1000℃에서 30초간 어닐링 처리를 행한다. 즉, 마스크 산화막 패턴(15)을제외하고 전면에 걸쳐 폴리실리콘층(23)이 노출한 상태에서 NO 가스(10)에 의한 실리콘 질화막 형성 처리가 실행된다.
마스크 산화막 패턴(15)으로 덮여 있지 않은 폴리실리콘층(23), 및 마스크 산화막 패턴(15) 하의 폴리실리콘층(23)의 측면이 질화되어 실리콘 질화막(16)이 형성되고, 질화되지 않은 폴리실리콘층(23)이 폴리실리콘 게이트 전극(3)이 된다.
또, 도 23의 예에서는, 마스크 산화막 패턴(15)으로 덮여 있지 않은 폴리실리콘층(23)이 표면 전부가 질화된 예를 나타내었지만, 표면의 일부가 질화되어 있어도 좋다.
그리고, 도 24에 도시한 바와 같이, 마스크 산화막 패턴(15)을 마스크로, 실리콘 질화막(16)을 이방성 에칭에 의해서 에칭한다. 이 때, 이방성에 의한 에칭 레이트의 차를 이용하여, 게이트 전극외 영역의 실리콘 질화막(16)을 전부 제거함과 함께, 폴리실리콘 게이트 전극(3)의 측면에 형성된 실리콘 질화막(16)만을 실리콘 질화막(13)으로서 잔존시킬 수 있다. 이 때, 도 23의 실리콘 질화막 처리 시에 게이트 전극외 영역의 폴리실리콘층(23)의 일부가 질화되지 않고서 잔존하고 있는 경우에는, 잔존한 폴리실리콘층(23)의 일부도 물론 제거된다.
이 때, 에칭은 산화막(22)으로 스톱하지만, 산화막(22)의 폴리실리콘 게이트 전극(3) 하의 영역에 비하면 게이트 전극외 영역이 에칭됨으로써 얇아진 산화막(2)이 형성된다. 즉, 게이트 전극외 영역의 산화막(2)의 막 두께가 3.0 nm 정도로 얇아진다.
다음에, 도 25에 도시한 바와 같이, 마스크 산화막 패턴(15) 및 폴리실리콘게이트 전극(3)을 마스크로 하여, 인 이온(26)을 주입하여 소스·드레인 영역의 일부가 되는 N-영역(4)을 형성한다. 이 때, 인 이온(26)은 예를 들면 주입 에너지 2OkeV, 도우즈량 1×1O13/cm2로 주입된다.
그 후, 도 16∼도 18에 도시한 실시 형태 4의 스마일 산화 처리, 측벽 형성 처리, 소스·드레인 영역 형성 처리와 마찬가지인 처리를 실시함으로써, 도 26에 도시한 바와 같이, 게이트 버즈빅 형상의 산화막(2), 측벽(6) 및 소스·드레인 영역(5)을 형성한다.
이 때, 실리콘 질화막(13)의 존재에 의해, 스마일 산화 처리 시에 있어서의 폴리실리콘 게이트 전극(3)의 측면의 산화가 억제되기 때문에, 폴리실리콘 게이트 전극(3) 중앙부 하의 막 두께(도 7의 게이트 전극 하 막 두께 d6에 상당)에 비하여, 폴리실리콘 게이트 전극(3)의 측면에 형성되는 산화막(2a)의 막 두께(도 7의 게이트 측면 막 두께 d5에 상당)가 얇게 형성된다.
<실시 형태 8>
도 27∼도 30는 본 발명의 실시 형태 8인 MOS 트랜지스터의 제조 방법을 나타내는 단면도이다. 또, 실시 형태 8의 제조 방법은 도 8에 도시한 실시 형태 2의 구조를 얻기 위한 방법이다.
우선, 실시 형태 4와 마찬가지로, 실리콘 기판(1), 산화막(22), 폴리실리콘층(23) 및 에칭 마스크 산화막을 순차 피착한다. 예를 들면, 산화막(22), 폴리실리콘층(23), 및 에칭 마스크 산화막의 막 두께는 각각 8.0 nm, 20O.Onm 및 1OO.Onm로 형성된다.
또한, 실시 형태 4와 마찬가지로, 패터닝된 레지스트(도시하지 않음)를 마스크로 하여 에칭 마스크 산화막을 에칭하여 마스크 산화막 패턴(15)을 형성한다.
그리고, 도 27에 도시한 바와 같이, 마스크 산화막 패턴(15)을 마스크로, 폴리실리콘층(23)을 에칭(패터닝)한다. 이 때, 마스크 산화막 패턴(15)으로 덮여 있지 않은 폴리실리콘층(23)의 영역도 20.0 nm 정도의 두께로 잔존시킨다.
다음에, 도 28에 도시한 바와 같이, 마스크 산화막 패턴(15)을 마스크로 하여 인 이온(26)을 주입하여 N-영역(4)을 형성한다. 이 때, 인 이온(26)은 예를 들면 주입 에너지 2OkeV, 도우즈량 1×1O13/cm2로 주입된다.
다음에, 실시 형태 7과 마찬가지로, 도 29에 도시한 바와 같이, NO 가스(10)를 공급하면서 어닐링 처리를 행하여 스마일 산화 전 처리를 실행한다. 예를 들면, NO 가스(10)를 공급하면서 1000℃에서 30초간 어닐링 처리를 행한다.
그 결과, 마스크 산화막 패턴(15)으로 덮여 있지 않은 폴리실리콘층(23), 및 마스크 산화막 패턴(15) 하의 폴리실리콘층(23)의 측면이 질화되어 실리콘 질화막(16)이 형성되고, 질화되지 않은 폴리실리콘층(23)이 폴리실리콘 게이트 전극(3)이 된다.
그리고, 도 24에 나타낸 실시 형태 7의 이방성 에칭 처리, 도 16∼도 18에 도시한 실시 형태 4의 스마일 산화 처리, 측벽 형성 처리, 소스·드레인 영역 형성 처리와 마찬가지인 처리를 실시함으로써, 도 30에 도시한 바와 같이, 게이트 버즈빅 형상의 산화막(2), 측벽(6) 및 소스·드레인 영역(5)을 형성한다.
이 때, 실리콘 질화막(13)의 존재에 의해, 스마일 산화 처리 시에 있어서의 폴리실리콘 게이트 전극(3)의 측면의 산화가 억제되기 때문에, 폴리실리콘 게이트 전극(3)의 중앙부 아래의 막 두께(도 7의 게이트 전극 하 막 두께 d6에 상당)에 비하여, 폴리실리콘 게이트 전극(3)의 측면에 형성되는 산화막(2a)의 막 두께(도 7의 게이트 측면 막 두께 d5에 상당)가 얇게 형성된다.
실시 형태 8의 제조 방법은, NO 가스(10)에 의한 어닐링 처리에 앞서 N-영역(4) 형성용의 이온 주입 처리를 행하기 때문에, NO 가스(10)에 의한 어닐링 처리시간(열 처리)에 N-영역(4)을 형성하는 N형 불순물이 확산되므로, 불순물 프로파일이 완만하게 되어, N-영역(4)에 관한 전계가 작아져, 누설 전류를 저감할 수 있다.
<실시 형태 9>
도 31∼도 33는 본 발명의 실시 형태 9인 MOS 트랜지스터의 제조 방법을 나타내는 단면도이다. 또, 실시 형태 9의 제조 방법은 도 8에 도시한 실시 형태 2의 구조를 얻기 위한 방법이다.
우선, 도 21∼도 24에 나타낸 실시 형태 7과 마찬가지인 공정을 거친 후, N-영역(4)을 형성하기 전에 스마일 산화 처리를 실행함으로써, 도 31에 도시한 바와 같이 게이트 버즈빅 형상의 산화막(2)을 얻는다.
이 때, 실리콘 질화막(13)의 존재에 의해, 폴리실리콘 게이트 전극(3)의 측면의 산화가 억제되기 때문에, 폴리실리콘 게이트 전극(3)의 중앙부 하의 막 두께에 비하여, 폴리실리콘 게이트 전극(3)의 측면에 형성되는 산화막(2a)의 막 두께가 얇게 형성된다.
다음에, 도 32에 도시한 바와 같이, 마스터 산화막 패턴15 및 폴리실리콘 게이트 전극(3)을 마스크로 하여 인 이온(26)을 주입하여 N-영역(4)을 형성한다.
다음에, 도 33에 도시한 바와 같이, 폴리실리콘 게이트 전극(3)(실리콘 질화막(13), 산화막(2a) 포함)의 측면에 측벽(6)을 형성한다.
그 후, 도 18에 도시한 실시 형태 4의 소스·드레인 영역 형성 처리와 마찬가지인 처리를 실시함으로써, 소스·드레인 영역을 형성하여 M0S 트랜지스터(도시하지 않음)를 완성한다.
이와 같이, 실시 형태 9의 제조 방법은, 스마일 산화 처리 후에 N-영역(4)을 형성하기 때문에, 스마일 산화 처리 전보다도 막 두께가 두꺼운 산화막(2)을 통해 인 이온(26)을 주입할 수 있다. 덧붙여, N-영역(4)의 형성을 스마일 산화 처리보다 후에 행함으로써, 스마일 산화 처리 실행 시의 열 처리의 영향은 전혀 발생하지 않는다.
따라서, 형성 깊이가 비교적 얕은 N-영역(4)을 형성할 수가 있어, 쉘로우 접합(shallow junction) 구조가 실현될 수 있고, 장치의 미세화가 가능해진다.
<실시 형태 10>
도 34는 본 발명의 실시 형태 10인 M0S 트랜지스터의 제조 방법에 있어서의 실리콘 질화막 형성 공정을 나타내는 단면도이다. 또, 실시 형태 10의 제조 방법은 도 6에 도시한 실시 형태 1의 구조를 얻기 위한 방법이다.
우선, 도 12∼도 14에 도시한 실시 형태 4와 마찬가지인 공정을 거친 후, 도 34에 도시한 바와 같이, 질소 주입법을 이용하여 상측에서 질소 이온18을 주입하여, 산화막(2)의 게이트 전극외 영역과 실리콘 기판(1)과의 계면에 실리콘 질화막(11)을 형성한다. 따라서, 폴리실리콘 게이트 전극(3)의 측면에는 실리콘 질화막이 형성되지 않는다.
또, 실리콘 질화막(11)만을 선택적으로 형성하기 위해, 질소 이온18의 주입 시의 이온 침입 각도는 실리콘 기판(1)에 대하여 수직인 것이 바람직하고, 또한, 침입 각도의 변동을 억제한 병렬 빔으로의 주입이 바람직하다. 예를 들면, 질소 이온18이 실리콘 기판(1)의 표면에 도달하는 정도의 주입 에너지로, 도우즈량 1×1015/cm2으로 주입된다. 또, 질소 이온18 대신에 질소 N2을 주입해도 좋다.
그 후, 도 16∼도 18에 도시한 실시 형태 4의 스마일 산화 처리, 측벽 형성 처리, 소스·드레인 영역 형성 처리와 마찬가지인 처리를 실시함으로써, 게이트 버즈빅 형상의 산화막(2), 측벽(6) 및 소스·드레인 영역(5)을 형성한다.
이 때, 실리콘 질화막(11)의 존재에 의해, 스마일 처리 실행 시에 있어서의 게이트 전극외 영역의 실리콘 기판(1)의 표면(N-영역(4)) 산화가 억제되기 때문에,폴리실리콘 게이트 전극(3)의 중앙부 하의 막 두께(도 5의 게이트 전극 하 막 두께 d6에 상당)에 비하여, 게이트 전극외 영역에서의 산화막(2)의 막 두께(도 5의 기판 상 막 두께 d2에 상당)는 얇게 형성된다.
<기타>
본 실시의 형태에서는, 게이트 전극으로서 폴리실리콘 게이트 전극을 이용하였지만, 실리콘 질화막(13)을 측면에 형성하면, 게이트 전극을 금속층에서 형성한 경우도 마찬가지로 실리콘 질화막(13)에 의해서 산화 억제 기능이 행해진다. 따라서, 폴리실리콘 게이트 전극(3) 대신에 금속에 의한 게이트 전극을 이용하여도, 선택 산화 기술을 이용하지 않고 마찬가지의 효과를 발휘하기 때문에 제조 비용의 저감화를 도모할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치는, 게이트 전극외 영역의 산화막의 막 두께를 상기한 바와 같이 얇게 형성함으로써, 게이트 전극의 엣지 근방 하에 있더라도 산화막에 거의 굴곡 부분이 생기지 않는 구조가 실현되기 때문에, M0S 트랜지스터 동작 시에서의 전계 집중의 완화 및 산화 처리 시에 있어서의 반도체 기판에의 스트레스를 저감시킬 수 있어, 그 결과, 누설전류의 저감화를 도모할 수 있다.
본 발명에 따른 반도체 장치에서, 게이트 전극외 영역의 산화막의 막 두께를, 게이트 전극의 중앙부 아래쪽의 산화막의 막 두께보다 얇게 형성함으로써, 상술한 바와 같이, 누설 전류의 저감화를 도모할 수 있다.
본 발명에 따른 반도체 장치는, 산화 방지층의 존재에 의해 산화 처리 시에 게이트 전극외 영역의 반도체 기판의 표면이 산화되는 것을 효과적으로 억제하기 때문에, 1회의 산화 처리의 실행에 의해서, 게이트 전극외 영역의 산화막의 막 두께를 게이트 전극 측면에 형성되는 산화막의 막 두께 혹은 게이트 전극의 중앙부 아래쪽의 산화막의 막 두께보다 얇게 형성하는 것이 가능해진다.
본 발명에 따른 반도체 장치는, 게이트 전극 측면에 형성되는 산화막의 막 두께를, 게이트 전극의 중앙부 아래쪽에 형성되는 산화막의 막 두께보다 얇게 형성함으로써, M0S 트랜지스터의 공급 전류량의 저감을 효과적으로 억제할 수 있다.
본 발명에 따른 반도체 장치는, 산화 방지층의 존재에 의해, 산화 처리 시에게이트 전극 측면이 산화되는 것을 효과적으로 억제하기 때문에, 1회의 산화 처리의 실행에 의해서, 게이트 전극 측면에 형성되는 산화막의 막 두께를 게이트 전극의 중앙부 아래쪽의 산화막의 막 두께보다 얇게 형성하는 것이 가능해진다.
본 발명에 따른 반도체 장치에서, 게이트 전극외 영역의 산화막의 막 두께를 게이트 전극의 중앙부 아래쪽의 산화막의 막 두께보다 얇게 형성함으로써, 흔히 누설 전류의 저감화를 도모할 수 있다.
본 발명에 따른 반도체 장치는, 제1 및 제2 산화 방지층의 존재에 의해, 산화 처리 시에 게이트 전극 측면 및 게이트 전극외 영역의 반도체 기판이 각각 산화되는 것을 효과적으로 억제하기 때문에, 1회의 산화 처리의 실행에 의해서, 게이트 전극 측면에 형성되는 산화막의 막 두께 및 게이트 전극외 영역의 산화막의 막 두께를 각각 게이트 전극의 중앙부 아래쪽의 산화막의 막 두께보다 얇게 형성하는것이 가능해진다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계(c)에서 형성된 산화 방지층의 존재에 의해, 단계(d)의 산화 처리 시에 게이트 전극외 영역에서의 반도체 기판 표면의 산화를 효과적으로 억제하기 때문에, 1회의 산화 처리 실행에 의해서 확실하게 게이트 전극외 영역의 산화막의 막 두께가 게이트 전극 측면에 형성되는 산화막의 막 두께보다 얇게 되도록 형성할 수 있다.
따라서, 게이트 전극의 엣지 근방 하에 있어서도 거의 굴곡 부분이 생기지 않는 구조의 산화막을 얻을 수 있기 때문에, M0S 트랜지스터의 동작 시에서의 전계 집중의 완화 및 산화 처리 시의 반도체 기판에의 스트레스를 저감시킬 수 있어, 그 결과, 누설 전류의 저감화를 도모할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 의해서 제조되는 MOS 트랜지스터는, 게이트 전극외 영역의 산화막의 막 두께를 게이트 전극의 중앙부 아래쪽의 산화막의 막 두께보다 얇게 형성함으로써, 상술한 바와 같이, 누설 전류의 저감화를 도모할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 산화 방지 기능을 지니고, 산화막보다 반도체 기판과의 반응성이 높은 기체를 상측에서 주입함으로써, 게이트 전극외 영역에서의 산화막과 반도체 기판 사이에 산화 방지층을 확실하게 형성할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계(c)에서 형성된 제1 산화 방지층의 존재에 의해, 단계(d)의 산화 처리 시에 게이트 전극 측면의 산화를 효과적으로 억제하기 때문에, 확실하게 게이트 전극 측면에 형성되는 산화막의 막 두께가 게이트 전극의 중앙부 아래쪽의 산화막의 막 두께보다 얇게 되도록 형성할 수가 있어, 그 결과, M0S 트랜지스터의 공급 전류량의 저감을 효과적으로 억제할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계(b)에서 게이트 전극외 영역에 도전층의 일부를 잔존시킴에 따라, 단계(c) 실행 시에, 게이트 전극외 영역의 산화막과 반도체 기판 사이에 산화 방지층이 형성되는 것을 확실하게 피할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 소스·드레인 영역 형성용의 불순물 주입 처리의 일부인 단계(e-1)를, 단계(c)의 산화 방지층 형성 처리에 앞서서 행함으로써, 단계(c)의 열처리 시의 확산 현상을 이용하여, 소스·드레인 영역의 불순물 프로파일을 완만히 하여 누설 전류의 저감화를 도모할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 소스·드레인 영역 형성용의 불순물 주입 처리의 일부인 단계(e-1)를, 단계(d)의 산화 처리 후에 실행하기 때문에, 단계(d) 전보다 막 두께가 두껍게 된 산화막을 통해 불순물을 도입함으로써, 비교적 얕은 영역에 소스·드레인 영역의 일부를 형성할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계(c)에서 산화 방지 기능을 포함하고, 게이트 전극을 포함하는 도전층과 반응하는 기체를 공급함으로써, 게이트 전극 측면에 확실하게 제1 산화 방지층을 형성할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계(c)에서 형성된 제2 산화방지층의 존재에 의해, 단계(d)의 산화 처리 시에 게이트 전극외 영역에서의 반도체 기판의 산화를 효과적으로 억제하기 때문에, 확실하게 게이트 전극외 영역의 산화막의 막 두께가 게이트 전극의 중앙부 아래쪽의 산화막의 막 두께보다 얇게 되도록 형성할 수가 있어, 그 결과, 누설 전류의 저감화를 도모할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계(c)에서 산화 방지 기능을 포함하고, 게이트 전극과 반응하여, 산화막보다도 반도체 기판과의 반응성이 높은 기체를 공급함으로써, 게이트 전극 측면에 확실하게 제1 산화 방지층을 형성함과 함께, 게이트 전극외 영역에서의 산화막과 반도체 기판 사이에 확실하게 제2 산화 방지층을 형성할 수 있다.

Claims (3)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성되는 산화막과,
    상기 산화막 상에 선택적으로 형성되는 게이트 전극을 갖는 M0S 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 산화막은 상기 게이트 전극의 하측 및 측면 및 그 이외의 영역인 게이트 전극외 영역에서의 상기 반도체 기판 상에 형성되고,
    상기 게이트 전극 하의 상기 산화막은 상기 게이트 전극의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두껍게 되도록 형성되고,
    상기 게이트 전극외 영역의 상기 산화막의 막 두께는 상기 게이트 전극 측면에 형성되는 상기 산화막의 막 두께보다 얇게 형성되는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판과,
    상기 반도체 기판 상에 형성되는 산화막과,
    상기 산화막 상에 선택적으로 형성되는 게이트 전극을 갖는 M0S 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 산화막은 상기 게이트 전극의 하측 및 측면에 형성되고,
    상기 게이트 전극 하의 상기 산화막은 상기 게이트 전극의 엣지 근방 아래가중앙부 아래보다 막 두께가 두껍게 되도록 형성되고,
    상기 게이트 전극 측면에 형성되는 상기 산화막의 막 두께는 상기 게이트 전극의 중앙부 아래쪽에 형성되는 상기 산화막의 막 두께보다 얇게 형성되는 것을 특징으로 하는 반도체 장치.
  3. (a) 반도체 기판 상에 산화막, 도전층을 순차 피착하는 단계와,
    (b) 상기 도전층을 패터닝하여 게이트 전극을 형성하는 단계와,
    (c) 상기 게이트 전극 측면에, 산화 방지 재료로 이루어지는 제1 산화 방지층을 형성하는 단계와,
    (d) 상기 단계(c) 후에 실행되고, 상기 반도체 기판 상의 전체에 걸쳐 산화 처리를 실시하는 단계와,
    (e) 상기 게이트 전극을 마스크로 하여, 소정의 도전형의 불순물을 도입함으로써 상기 반도체 기판의 표면 내에 소스·드레인 영역을 형성하는 단계를 포함하고,
    상기 게이트 전극, 상기 게이트 전극 하의 상기 산화막 및 상기 소스·드레인 영역에 의해서 M0S 트랜지스터가 구성되고,
    상기 단계(d)의 실행에 의해서, 상기 게이트 전극 하의 상기 산화막은, 상기 게이트 전극 측면에 형성됨과 함께 상기 게이트 전극의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두껍게 되도록 형성되고,
    상기 게이트 전극 측면에 형성되는 상기 산화막의 막 두께는, 상기 게이트전극의 중앙부 아래쪽의 상기 산화막의 막 두께보다 얇게 되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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