KR19990014006A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR19990014006A
KR19990014006A KR1019980029181A KR19980029181A KR19990014006A KR 19990014006 A KR19990014006 A KR 19990014006A KR 1019980029181 A KR1019980029181 A KR 1019980029181A KR 19980029181 A KR19980029181 A KR 19980029181A KR 19990014006 A KR19990014006 A KR 19990014006A
Authority
KR
South Korea
Prior art keywords
insulating film
film
electrode
gate
halogen element
Prior art date
Application number
KR1019980029181A
Other languages
English (en)
Other versions
KR100312918B1 (ko
Inventor
유이치로 미타니
히데키 사타케
아키라 도리우미
Original Assignee
니시무로 다이조
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP9190303A external-priority patent/JPH1140803A/ja
Priority claimed from JP25235697A external-priority patent/JP3405664B2/ja
Priority claimed from JP25244897A external-priority patent/JP3406811B2/ja
Application filed by 니시무로 다이조, 가부시키가이샤 도시바 filed Critical 니시무로 다이조
Publication of KR19990014006A publication Critical patent/KR19990014006A/ko
Application granted granted Critical
Publication of KR100312918B1 publication Critical patent/KR100312918B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Abstract

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 반도체 장치는 반도체 기판과, 상기 반도체 기판상에 형성된 제 1 절연막과, 상기 제 1 절연막상에 형성된 전극을 구비하고, 상기 제 1 절연막이 실리콘과 질소, 실리콘과 산소와 질소의 어느 조합과 할로겐 원소를 포함하고 구성되고, 상기 제 1 절연막중의 상기 할로겐 원소의 최대 원소농도가 1020개/㎤ 이상이고 1021개/㎤ 이하가 되며, 이것에 의해 절연막의 절연파괴 내성 등이 향상되고, 절연막의 신뢰성이 높아지는 것을 특징으로 한다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법, 특히 MOS형 반도체장치의 게이트 절연막의 신뢰성 등을 향상시킬 수 있는 반도체장치 및 그 제조방법에 관한 것이다.
최근, 전기적인 입력 및 소거가 가능한 불휘발성 반도체메모리(EEPROM)로 대표되는 게이트산화막이 터널 산화막으로서 이용되는 소자는 입력 및 소거시에 10MV/cm를 상회하는 높은 전계가 게이트산화막에 인가된다. 또한, 논리연산소자의 게이트산화막은 성능을 유지해가기 때문에 미세화될수록 높은 전계가 인가되도록 되어 있다. 게이트산화막에 상기와 같은 높은 전계가 인가되는 것에 의해 전계에서 높은 에너지를 얻은 전자가 게이트산화막안을 통과하기 때문에 게이트산화막에 대해서 높은 절연 파괴 내성이 요구된다.
종래에는 형성 온도나 형성 분위기라는 매개변수를 변하게 하여 여러가지 산화막을 형성하고, 그 전기적인 특성을 평가하여 스펙(speck)을 만족하는 조건을 사용하는 경험적인 수법이 채택되었다. 그러나, 게이트산화막이 점점 얇아지는 현상은 상기 스펙을 계속해서 만족시키는 것이 곤란하다. 또한, 제품의 종류가 다양하고 또 세대교체가 빨라지는 현실에서 상기와 같은 경험적인 수법에 의한 조건 결정은 매우 비효율적이며, 제품 비용이 상승해버리는 결점이 있다.
이와같이, 불휘발성 메모리의 터널 절연막이나 논리연산소자의 게이트 절연막에 대해서는 높은 절연파괴내성이 요구되지만 충분한 스펙을 만족시키는 것이 매우 곤란하여 소자의 신뢰성 저하를 초래하는 요인이 되었다.
또한, 논리 연산소자에 이용되는 트랜지스터는 저소비전력화를 위해 막두께가 5nm 이하인 게이트산화막이 요구되고 있다.
이와같은 요구에 대해 게이트산화막에 불소(F)원자를 첨가하는 것은 절연 파괴 내성의 향상 등, 게이트산화막의 고신뢰성화를 위해 유효하게 되어 있다. 그러나, F원자를 과잉으로 게이트산화막중에 도입하면 전자트랩이 증가하여 소자특성이나 신뢰성이 저하해버리는 문제가 있다.
본 발명의 목적은 절연 파괴 내성의 향상 등, 게이트 절연막의 신뢰성을 높일 수 있고 소자의 신뢰성의 향상을 도모할 수 있는 반도체장치 및 그 제조방법을 제공하는데 있다.
도 1은 불소 도입의 유무에 따른 절연 파괴 내성 향상 효과의 차이를 나타낸 도면,
도 2는 게이트산화막중 최대 불소 농도에 대한 50% Qbd 및 Qbdex 불량률의 관계를 나타낸 도면,
도 3은 게이트산화막중 최대 불소 농도에 대한 SiF/Si 및 SiF2/Si의 관계를 나타낸 도면,
도 4는 Qbd의 와이블 분포에 대해 나타낸 도면,
도 5는 옥시나이트라이드막의 한쪽 계면에 불소를 도입했을 때의 불소의 깊이 방향의 프로파일을 나타낸 도면,
도 6은 옥시나이트라이드막의 양 계면에 불소를 도입했을 때의 불소의 깊이 방향의 프로파일을 나타낸 도면,
도 7은 본 발명의 제 1 실시예에 따른 MOS 트랜지스터의 단면도,
도 8의 (A)-도 8의 (L)은 제 1(및 제 4) 실시예에 따른 MOS트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 9는 불소 도입후의 열처리 온도를 변하게 한 경우의 절연파괴 내성 향상 효과의 차이를 나타낸 도면,
도 10의 (A)-도 10의 (L)은 제 2 실시예에 따른 MOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 11은 불소 도입량을 변하게 한 경우의 효과의 차이를 나타낸 도면,
도 12는 본 발명의 제 3 실시예에 따른 불휘발성 메모리셀의 단면도,
도 13의 (A)-도 13의 (J)는 제 3 실시예에 따른 불휘발성 메모리셀의 제조공정을 단계적으로 나타낸 단면도,
도 14의 (A)-도 14의 (L)은 본 발명의 제 5 실시예에 따른 MOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 15의 (A)-도 15의 (L)은 본 발명의 제 6 실시예에 따른 MOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 16의 (A)-도 16의 (L)은 본 발명의 제 7 실시예에 따른 MOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 17은 본 발명의 제 8 실시예에 따른 SOI 기판을 이용한 MOS 트랜지스터의 단면도,
도 18의 (A)-도 18의 (L)은 본 발명의 제 8 실시예에 따른 MOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 19의 (A)-도 19의 (I)는 본 발명의 제 9 실시예에 따른 MOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 20의 (A)-도 20의 (D)는 본 발명의 제 10 실시예에 따른 MOS 트랜지스터의 커패시터(capacitor) 부분의 제조공정을 단계적으로 나타낸 단면도,
도 21의 (A)-도 21의 (D)는 본 발명의 제 11 실시예에 따른 MOS 트랜지스터의 커패시터 부분의 제조공정을 단계적으로 나타낸 단면도,
도 22의 (A)-도 22의 (K)는 본 발명의 제 12 실시예에 따른 MOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 23의 (A)-도 23의 (C)는 본 발명의 제 13 실시예에 따른 MOS 트랜지스터의 커패시터 부분의 제조공정을 단계적으로 나타낸 단면도,
도 24의 (A)-도 24의 (L)은 본 발명의 제 14 실시예에 따른 CMOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 25의 (A)-도 25의 (M)은 본 발명의 제 15 실시예에 따른 CMOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 26의 (A)-도 26의 (K)는 본 발명의 제 16 실시예에 따른 CMOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 27의 (A)-도 27의 (E)는 본 발명의 제 17 실시예에 따른 CMOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 28은 본 발명의 제 18 (및 제 19) 실시예에 따른 MIS 트랜지스터의 구성을 나타낸 단면도,
도 29의 (A)-도 29의 (L)은 본 발명의 제 18 실시예에 따른 MOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 30의 (A)-도 30의 (N)은 본 발명의 제 19 실시예에 따른 MOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 31은 본 발명의 제 20 실시예에 따른 불휘발성 반도체 메모리의 제조공정을 단계적으로 나타낸 단면도,
도 32의 (A)-도 32의 (M)은 본 발명의 제 20 실시예에 따른 불휘발성 반도체 메모리의 제조공정을 단계적으로 나타낸 단면도,
도 33의 (A)-도 33의 (K)는 본 발명의 제 21 실시예에 따른 불휘발성 반도체 메모리의 제조공정을 단계적으로 나타낸 단면도,
도 34는 제 21 실시예에 따른 불휘발성 반도체 메모리의 다른 제조방법을 설명하기 위한 단면도,
도 35는 본 발명의 제 22 실시예에 따른 MOS 트랜지스터의 단면도,
도 36은 본 발명에 있어서 게이트 절연막중의 불소의 채널 방향의 농도 분포를 나타낸 도면,
도 37의 (A)-도 37의 (F)는 본 발명의 제 22 실시예에 따른 MOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 38은 본 발명의 제 23 실시예에 따른 MOS 트랜지스터의 단면도,
도 39의 (A)-도 39의 (F)는 본 발명의 제 23 실시예에 따른 MOS 트랜지스터의 제조공정을 단계적으로 나타낸 단면도,
도 40의 (A)-도 40의 (D)는 제 23 실시예에 따른 MOS 트랜지스터의 다른 제조공정을 단계적으로 나타낸 단면도,
도 41의 (A)-도 41의 (B)는 제 24 실시예에 따른 MOS 트랜지스터의 다른 제조공정을 단계적으로 나타낸 단면도,
도 42의 (A)-도 42의 (I)는 제 25 실시예에 따른 MOS 트랜지스터의 다른 제조공정을 단계적으로 나타낸 단면도,
도 43의 (A)-도 43의 (I)는 제 26 실시예에 따른 MOS 트랜지스터의 다른 제조공정을 단계적으로 나타낸 단면도,
도 44의 (A)는 제 26 실시예에 있어서 게이트전극의 구성을 나타낸 단면도,
도 44의 (B)는 도 44의 (A)의 게이트전극을 따르는(채널 방향의) 할로겐 원소의 농도 분포를 나타낸 도면,
도 45의(A)는 제 26 실시예에 있어서 측벽절연막의 변형예를 나타낸 단면도,
도 45의 (B)는 도 45의 (A)의 게이트전극을 따르는(채널 방향의) 할로겐 원소의 농도 분포를 나타낸 도면 및
도 46은 제 26 실시예에 있어서 측벽 절연막의 다른 변형예를 나타내는 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
1: 실리콘 기판 4: 다결정 실리콘막
6, 10: 실리콘 산화막 7a, 7b: 확산층
9: 실리사이드 10: 전극
상기 목적을 달성하기 위해 본 발명의 제 1 애스펙트의 반도체장치는,
반도체 기판과,
상기 반도체 기판위에 형성된 제 1 절연막과,
상기 제 1 절연막위에 형성된 전극을 구비하며,
상기 제 1 절연막은 실리콘과 질소, 실리콘과 산소와 질소중 어느 조합과, 할로겐원소를 함유하여 구성되고, 상기 제 1 절연막중의 상기 할로겐원소의 최대 원소 농도는 1020개/㎤이상이고 1021atoms/㎤이하이다.
상기 할로겐원자는 불소인 것이 바람직하다.
상기 반도체장치는 상기 전극의 양단을 따라서 상기 반도체 기판상에 형성된 한쌍의 불순물 확산층을 또한 갖고 MOS 트랜지스터를 형성할 수 있다.
상기 반도체장치는 상기 반도체 기판, 절연막, 전극에 의해 커패시터를 형성할 수 있다.
상기 제 1 애스펙트의 반도체장치를 위한 제조방법은,
반도체 기판상에 실리콘과 산소, 실리콘과 산소와 질소중 어느 조합을 함유하는 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막중의 최대 원소 농도가 1020개/㎤ 이상이고 1021개/㎤ 이하가 되도록 할로겐 원소를 도입하는 단계를 갖는다.
또한, 상기 최대 원소 농도는 게이트 절연막의 두께 방향에 있어서 할로겐원소의 농도가 최대가 되는 농도를 말한다.
게이트 절연막의 실리콘 기판과 계면 근방의 영역에 있어서, 실리콘의 댕글링본드를 불소로 종단(terminate)하거나 결합 에너지가 작은 Si-H 결합의 수소를 불소로 치환하는 것에 의해 결합 에너지가 큰 Si-F 결합을 형성하는 것이 가능해진다. 또한, 변형된 Si-O-Si 결합에 불소를 작용시키고 Si-O 결합과 Si-F 결합으로 분리하는 것에 의해 응력 완화를 시킬 수 있다. 이와같이 게이트 절연막에 불소를 도입하는 것에 의해 게이트 절연막에 고전계를 장시간 인가한 경우의 특성(Time-Dependence-Dielectric-Breakdown(TDDB)특성) 등의 게이트 절연막의 신뢰성에 관한 특성을 개선하는 것이 가능하다.
도 1은 게이트산화막에 불소를 도입한 경우의 효과를 나타내는 것으로, 가로축은 일정 전계를 계속해서 인가한 경우의 절연 파괴에 이르기까지의 게이트산화막중으로의 전하 주입량(Charge-to-Breakdown:Qbd)을 나타내고, 세로축은 절연 파괴의 누적 불량률(P)을 ln(-ln(1-P)으로 나타내고 있다. 불소를 도입하지 않은 경우에는 분포형상이 샤프해져 불소를 도입하는 것에 의해 산화막질이 균질화된 MOS형 반도체장치가 얻어지는 것을 알 수 있다.
도 2는 게이트산화막중의 최대 불소 농도에 대한 50% Qbd(Qbd의 평균값) 및 Qbdex불량률(단시간에 절연파괴에 이르는 칩의 비율)을 나타낸 것이다. 도 2로 알 수 있는 바와 같이, 최대 불소 농도가 1021원자/㎤ 보다도 커지면 50%Qbd가 급격하게 저하하고, 최대 불소 농도가 1020원자/㎤ 보다도 작아지면 Qbdex불량률이 급격하게 증가하여 10% 이상의 불량률이 되어 버린다.
도 3은 게이트산화막중의 최대 불소 농도에 대한 SiF/Si(즉, Si-F 결합의 비율) 및 SiF2/Si(즉, Si-F2결합의 비율)를 나타낸 것이다. 도 3에서 게이트산화막의 신뢰성을 저하시키는 Si-F2결합은 게이트산화막중의 최대 불소 농도가 1021원자/㎤ 보다도 커지면 급격하게 증가하는 것을 알 수 있다.
또한, 상기는 게이트 절연막으로서 실리콘 산화막을 이용한 경우이지만 게이트 절연막에 실리콘 질화막 또는 실리콘, 산소 및 질소를 함유한 옥시나이트라이드(oxynitride)막을 이용한 경우에도 동일하다.
상기로부터 신뢰성이 높은 게이트 절연막을 얻기 위해서는 게이트 절연막중의 최대 불소 농도를 1020원자/㎤∼1021원자/㎤가 되도록 하는 것이 바람직하다. 이와같이 하면 게이트 절연막의 막두께가 얇은 경우(예를 들면 8nm이하)에도 게이트 절연막의 절연 파괴 특성이나 저전계 리크 전류 특성의 개선 등, 게이트 절연막의 신뢰성을 높일 수 있고, 소자의 신뢰성의 향상을 도모하는 것이 가능해진다.
또한, 게이트 절연막중에 불소 등의 할로겐 원소를 도입하는 공정 또는 그 이후의 공정은 850℃ 이상에서 30분 이상의 열처리 공정을 실시하도록 하는 것이 바람직하다. 이와같은 열처리공정을 실시하면 할로겐 원소의 공급원에서 게이트 절연막중으로 할로겐원소가 더욱 도입되어 결과로서 1021개/㎤ 이상의 할로겐 원소가 게이트 절연막중에 함유될 우려가 생기기 때문이다. 850℃ 이상에서 30분 이상의 열처리 등, 고온에서 장시간의 열처리 공정으로는 게이트전극이 되는 반도체막중의 불순물의 활성화를 위한 열처리 공정을 예로 들 수 있다.
따라서, 본 발명의 반도체장치의 제조방법에 있어서, 상기 할로겐 원소를 상기 게이트전극에 도입하는 단계는,
상기 게이트 절연막위에 활성화된 상기 할로겐 원소가 함유된 게이트전극 구성용 반도체막을 형성하는 단계와,
상기 반도체막을 형성하는 단계 이후에 상기 할로겐 원소를 열처리에 의해 상기 게이트 절연막에 도입하는 단계를 포함한다.(청구항 15)
또는 상기 할로겐 원소, 상기 게이트 절연막을 도입하는 단계는,
상기 게이트 절연막의 주변 영역에 함유되어 있는 상기 할로겐 원소를 열처리에 의해 상기 게이트 절연막을 도입하는 단계를 포함한다.(C16)
이 경우, 할로겐 원소를 게이트 절연막에 도입하는 공정 또는 그 이후의 공정은 850℃ 이상에서 30분 이상의 열처리 공정을 실시하지 않도록 하는 것이 바람직하다.
단, 게이트 절연막위에 활성화된 불순물 원소가 함유된 게이트전극 구성용 반도체막을 형성하는 공정이 850℃ 이상에서 30분 이상의 열처리 등의 고온, 또 장시간의 열처리공정을 하지 않고 실시하는 것이 가능한 경우에는 할로겐 원소를 게이트 절연막에 도입하는 공정을 그 전에 실시하는 것도 가능하다.
본 발명에 있어서, 할로겐 원소를 게이트 절연막에 도입할 때는 게이트전극 구성용 반도체막 또는 게이트 절연막의 주변 영역에 함유되어 있는 할로겐 원소를 열처리에 의해 게이트 절연막에 도입하는 것이 바람직하다. 구체적으로는 이하와 같이 하여 할로겐 원소를 게이트 절연막에 도입할 수 있다.
(a) 게이트전극 구성용 반도체막에 함유된 할로겐 원소를 열처리에 의해 게이트 절연막에 도입한다.
(b) 게이트전극의 측벽에 형성된 측벽 절연막(실리콘 산화막 등)에 함유된 할로겐 원소를 열처리에 의해 게이트 절연막에 도입한다.
(c) 소자 분리 절연막(실리콘 산화막 등)에 함유된 할로겐 원소를 열처리에 의해 게이트 절연막에 도입한다.
(d) 게이트전극위에 형성된 절연막에 함유된 할로겐 원소를 열처리에 의해 게이트 절연막에 도입한다.
(e) 배선이 되는 막(예를 들어 소스 드레인에 접속되는 금속막)에 함유된 할로겐 원소를 열처리에 의해 게이트 절연막에 도입한다.
(f) 반도체 기판이 이른바 SOI기판인 경우에 소자가 제작되는 반도체층 아래에 임베딩(imbeding)된 절연층(실리콘 산화막 등)에 함유된 할로겐 원소를 열처리에 의해 게이트 절연막에 도입한다.
(g) 게이트 절연막 표면에 기체상태 또는 액체상태의 할로겐 원소 또는 할로겐화물을 흡착시킨 후, 게이트 절연막위에 게이트전극 구성용 반도체막을 형성하고, 열처리에 의해 흡착시킨 할로겐 원소를 게이트 절연막에 도입한다. 이 경우, 게이트 절연막 표면에 할로겐 원소 등을 흡착시키는 공정과 게이트 절연막위에 반도체막을 생성하는 공정은 진공중 또는 비산화분위기중에서 연속해서 실시하는 것이 바람직하다.
(h) 반도체 기판의 내면측에서 반도체 기판에 할로겐 원소를 도입하고 반도체 기판에 함유된 할로겐 원소를 열처리에 의해 게이트 절연막에 도입한다.
(i) 게이트전극용 실리콘막과 게이트 절연막 사이에 할로겐 원소를 함유하는 아몰퍼스 실리콘막을 형성하고, 아몰퍼스 실리콘막에 함유된 할로겐 원소를 열처리에 의해 게이트 절연막에 도입한다.
본 발명에 있어서, 게이트전극 구성용 반도체막(실리콘막)에 함유된 할로겐 원소의 게이트 절연막중으로의 도입은 예를 들면 이하와 같이 하여 실시할 수 있다.
(a) 게이트 절연막위에 실리콘막을 형성하고, 이 실리콘막중에 Ⅲ족 또는 V족의 불순물 원소 또는 그것들을 함유하는 이온을 도입하여 열처리에 의해 이 불순물 원소를 활성화한다. 그 후, 실리콘막중에 할로겐 원소 또는 그것들을 함유하는 이온을 도입하여 열처리에 의해 할로겐원소를 게이트 절연막중에 확산시킨다.
(b) 게이트 절연막위에 실리콘막을 형성하고, 이 실리콘막중에 할로겐 원소 또는 그것들을 함유하는 이온을 도입하여 열처리에 의해 할로겐 원소를 게이트 절연막중에 확산시킨다. 그 후, 실리콘막중에 Ⅲ족 또는 V족 불순물 원소 또는 그것들을 함유하는 이온을 도입하여 열처리에 의해서 이 불순물 원소를 활성화한다. 이 경우, 불순물 원소를 활성화하는 열처리공정은 850℃이상, 30분 이상의 조건으로 실시하지 않도록 하는 것이 바람직하다.
(c) 게이트 절연막위에 Ⅲ족 또는 V족 불순물 원소를 함유하는 실리콘막을 성막하고(예를 들면, 실리콘을 함유하는 가스와 불순물 원소를 함유하는 가스를 이용하여 성막함.)
그 후, 실리콘막중에 할로겐 원소 또는 그것들을 함유하는 이온을 도입하여 열처리에 의해 할로겐 원소를 게이트 절연막중에 확산시킨다.
(d) 게이트 절연막위에 Ⅲ족 또는 Ⅴ족 불순물 원소 및 할로겐 원소를 함유하는 실리콘막을 성막하고(예를 들면 실리콘을 함유하는 가스 및 불순물 원소를 함유하는 가스를 이용하여 성막하고 이들 가스의 적어도 한쪽에 할로겐 원소가 함유되도록 함.)그 후, 열처리에 의해 실리콘막중의 할로겐 원소를 게이트 절연막중에 확산시킨다.
(e)게이트 절연막위에 실리콘막을 형성하고, 이 실리콘막중에 Ⅲ족 또는 V족 불순물 원소의 할로겐화물 이온을 도입하고, 또 이 실리콘막중에 Ⅲ족 또는 V족 불순물 원소 이온을 도입하여 열처리에 의해 할로겐 원소를 게이트 절연막중에 확산시킨다.
또한, 본 발명은 반도체 기판위에 게이트 절연막을 통하여 게이트전극이 형성된 통상의 MOS 트랜지스터이외에 반도체 기판위에 제 1 절연막(터널 산화막), 제 1 전극(플로팅 게이트), 제 2 절연막 및 제 2 전극(컨트롤게이트)을 적층한 불휘발성 메모리셀에 대해서도 적용할 수 있다. 이 경우, 제 1 및 제 2 절연막에 할로겐 원소를 도입하는(예를 들면, 제 2 전극에 할로겐 원소를 도입한 후, 제 2 전극에 함유된 할로겐원소를 열처리에 의해 제 1 및 제 2 절연막에 도입함.)것이 바람직하다.
본 발명의 제 2 애스펙트에 따른 반도체장치는,
반도체 기판과,
상기 반도체 기판상에 형성된 할로겐 원소를 함유하는 제 1 절연막과,
상기 제 1 절연막위에 형성된 게이트전극과,
상기 게이트전극의 양 단부를 따라서 상기 반도체 기판위에 형성된 한쌍의 불순물 확산영역을 갖고,
상기 제 1 절연막의 상기 반도체 기판의 계면 근방 및 상기 게이트전극의 계면 근방의 할로겐 원소의 농도가 상기 제 1 절연막의 막두께 방향 중앙부 근방의 할로겐 원소의 농도와 같거나 또는 그 이상이다.
상기 제 1 절연막의 상기 할로겐원소의 최대 원소 농도는 1020개/㎤ 이상이고 1021개/㎤이하인 것이 바람직하다.
대표적으로는 반도체 기판으로서 실리콘 기판, 할로겐원소로서 불소, 절연막으로서 실리콘, 산소 및 질소로 이루어진 절연막(옥시나이트라이드막) 또는 실리콘 및 질소로 이루어진 절연막(실리콘 질화막), 전극으로서 폴리실리콘 전극을 예로 들 수 있다. 또한, 절연막으로서 페로브스카이트 구조를 갖는 강유전체막을 이용하는 것도 가능하다.
도 4는 게이트 절연막에 옥시나이트라이드막을 이용한 n채널 MIS트랜지스터에 대해서, 게이트 절연막의 양 계면에 불소를 도입했을 때의 신뢰성의 개선 효과를 나타낸 것이다. 가로축은 일정 전계를 계속해서 인가한 경우의 절연 파괴에 이르기까지의 게이트 절연막중으로의 전하주입량(Charge to Breakdown:Qbd)을 나타내고, 세로축은 절연 파괴의 누적 불량률(P)을 “ln(-ln(l-P))”로 나타내고 있다. 이것에 의하면 게이트 절연막의 양 계면에 불소를 도입하는 것에 의해 분포 형상이 개선되는 것을 알 수 있다. 즉, 게이트 절연막의 한쪽 계면(게이트전극이 되는 폴리실리콘측의 게이트 절연막의 계면)에만 소정 농도의 불소를 도입한 경우와 실리콘 기판으로부터 전자를 주입한 경우에는 개선효과가 보이지만 게이트전극으로부터 전자를 주입한 경우에는 개선효과가 보이지 않는다. 이에 대해, 게이트 절연막의 양 계면에 불소를 도입한 경우에는 어떤 방향으로 전자를 주입한 경우에도 Qbd의 와이블 분포(Weibull distribution) 형상이 개선되어 있는 것을 알 수 있다.
이와같이, 상기 발명에 의하면 할로겐 원소에 의해 게이트 절연막의 양 계면의 결함 밀도가 저감되어 절연 파괴 내성을 개선할 수 있음과 동시에 게이트 절연막에 고전계 스트레스를 인가한 후의 저전계 리크전류의 증가를 억제하는 것이 가능해진다. 따라서, 게이트 절연막의 신뢰성이 향상되어 소자의 신뢰성이나 특성의 향상을 도모하는 것이 가능해진다.
상기 제 2 애스펙트의 반도체장치를 위한 반도체장치의 제조방법은 반도체 기판상에 절연막을 통하여 전극을 형성하는 단계와,
상기 전극의 양 단부를 따라서 상기 반도체 기판상에 불순물 확산 영역을 형성하는 단계와,
상기 반도체 기판, 상기 절연막 및 상기 전극중 어느 것에 함유되는 할로겐 원소를 상기 절연막의 양 계면에 확산시키는 단계를 포함한다.
대표적으로는 반도체 기판, 게이트 절연막 및 게이트전극 구성막에 대해 게이트 절연막중에 할로겐 원소 농도의 피크가 오도록 이온 주입을 실시하고, 열처리에 의해 할로겐 원소를 게이트 절연막의 양 계면에 확산시킨다.
대표적으로는 반도체 기판에 할로겐원소를 이온 주입한 후 게이트 절연막을 통하여 게이트전극 구성막을 형성하고, 그 후 게이트 전극 구성막에 할로겐 원소를 이온 주입한 후 열처리에 의해 반도체 기판 및 게이트전극 구성막에 도입한 할로겐 원소를 게이트 절연막의 양 계면으로 확산시킨다.
상기 각 방법에 의하면, 게이트 절연막의 양 계면 근방에 효과적으로 할로겐 원소를 도입할 수 있기 때문에(예를 들면, 확산된 할로겐원소가 게이트 절연막의 계면에서 파일업되어 계면 근방의 할로겐 원소의 농도가 높아짐.)
앞에서 설명한 바와 같이, TDDB 특성의 개선 등 게이트 절연막의 신뢰성을 향상시킬 수 있다.
예를 들면, 게이트전극의 다결정 실리콘막중에 불소를 도입하고 열확산에 의해 게이트 절연막으로 불소를 도입하고자 한 경우, 게이트 절연막이 산화막이면 불소는 산화막중을 비교적 용이하게 확산할 수 있기 때문에 산화막의 양 계면에 불소를 도입하는 것도 가능하다. 그러나, 불소의 확산을 억제해버리는 옥시나이트라이드막이나 질화막을 게이트 절연막으로서 이용한 경우에는 실리콘 기판과 게이트 절연막의 계면에 소정 농도의 불소를 도입할 수 없다.
도 5는 옥시나이트라이드막위에 형성된 다결정 실리콘막으로만 불소를 확산시킨 경우의 불소의 깊이 방향의 프로파일을 나타낸 것이지만 질소를 함유하는 영역에 의해 불소의 확산이 억제되어 실리콘 기판과 옥시나이트라이드막의 계면에 불소가 도입되기 어렵게 되어 있다.
한편, 도 6은 본 발명의 방법에 의해 게이트 절연막에 불소를 도입한 경우의 불소의 깊이 방향의 트로파일을 나타낸 것이지만 옥시나이트라이드막의 양 계면에 고농도로 불소를 도입할 수 있다.
또한, 상기 제조방법에 의하면 할로겐 원소의 이온 주입시에 게이트 절연막중의 결합을 절단하는 것에 의해 그 후의 열처리로 절연막 구조를 재구축할 수 있는 잇점이 있다.
한편, 할로겐원소의 이온주입후에 고온의 열처리가 불가능한 경우, 게이트 절연막을 통과하도록 할로겐 원소를 이온 주입하면 게이트 절연막 구조를 재구축하는 것이 곤란하다. 제 2 번째 방법에 의하면 반도체 기판 및 게이트전극 구성막에 도입된 할로겐 원소를 게이트 절연막에 확산시키기 때문에 게이트 절연막중의 결합을 이온 주입에 의해 절단하지 않고 효과적으로 게이트 절연막의 양 계면에 할로겐 원소를 도입할 수 있다.
또한, 상기한 제 2 애스펙트의 반도체장치의 변형된 장치는,
상기 게이트전극은 상기 제 1 절연막위에 형성된 제 1 전극과, 상기 제 1 전극위에 형성된 상기 할로겐 원소를 함유한 제 2 절연막과 상기 제 2 절연막위에 형성된 제 2 전극을 갖고,
상기 제 2 절연막의 상기 제 1 전극의 계면 근방 및 상기 제 2 전극의 계면 근방의 상기 할로겐 원소의 농도가 상기 제 2 절연막의 막두께 방향 중앙부 근방의 상기 할로겐 원소의 농도와 같거나 또는 그 이상으로 할 수 있다.
상기 제 2 절연막의 상기 할로겐 원소의 최대 원소 농도가 1020개/㎤이상이고 1021개/㎤이하인 것이 바람직하다.
대표적으로는 반도체 기판으로서 실리콘 기판, 할로겐 원소로서 불소, 제 1 절연막으로서 실리콘, 산소 또는 질소로 이루어진 절연막(옥시나이트라이드막) 또는 실리콘 및 질소로 이루어진 절연막(실리콘 산화막), 제 1 및 제 2 전극으로서 폴리실리콘 전극을 예로 들 수 있다.
상기 변형예에서도 절연막의 양 계면에 할로겐 원소를 도입하는 것에 의해 절연막의 신뢰성이 향상하여 소자의 신뢰성이나 특성의 향상을 도모할 수 있다.
즉, 제 1 절연막 및 제 2 절연막 각각의 양 계면에 할로겐 원소를 도입하는 것에 의해 전자를 고전계로 터널시키는 제 1 절연막의 절연 파괴 내성이나 스트레스 리크 특성이 개선될 뿐만 아니라 전자의 출입을 컨트롤하는 제 2 전극하의 제 2 절연막의 특성도 균질화시키는 것이 가능해진다.
상기 변형예에 대응하는 반도체장치의 제조방법에 있어서, 상기 게이트전극을 형성하는 단계는,
상기 제 1 절연막위에 형성된 제 1 전극과, 상기 제 1 전극상에 형성된 제 2 절연막, 상기 제 2 절연막위에 형성된 제 2 전극을 형성하는 단계를 포함하며,
상기 할로겐 원소를 상기 제 1 절연막의 상기 양 계면에 확산시키는 단계는 상기 제 1 전극 및 상기 제 2 전극에 함유되는 할로겐 원소를 상기 제 2 절연막의 양 계면으로 확산시키는 단계를 포함한다.
또는, 상기 게이트전극을 형성하는 단계는,
상기 제 1 절연막위에 형성된 제 1 전극과, 상기 제 1 전극위에 형성된 제 2 절연막, 상기 제 2 절연막위에 형성된 제 2 전극을 형성하는 단계를 포함하고,
상기 게이트전극을 형성하는 단계 후에 상기 제 1 절연막, 상기 제 1 전극, 상기 제 2 절연막 및 상기 제 2 전극을 덮는 할로겐 원소를 함유하는 제 3 절연막을 형성하는 단계를 또한, 구비하고,
상기 할로겐 원소를 상기 제 1 절연막의 양 계면에 확산시키는 단계는,
상기 제 3 절연막에 함유된 할로겐 원소를 상기 제 1 및 제 2 절연막에 확산시키는 단계를 포함하도록 해도 좋다.
상기 변형예의 각 제조방법에 의하면 제 1 및 제 2 절연막 각각의 양 계면 근방에 효과적으로 할로겐 원소를 도입할 수 있기 때문에 절연막의 신뢰성이 향상되어 소자의 신뢰성이나 특성의 향상을 도모하는 것이 가능해진다.
본 발명의 제 3 애스펙트에 따른 반도체장치는,
반도체 기판과,
상기 반도체 기판상에 형성된 할로겐 원소를 함유하는 절연막과,
상기 절연막위에 형성된 게이트전극과,
상기 게이트전극의 양 단부를 따라서 상기 반도체 기판상에 형성된 한쌍의 불순물 확산 영역을 갖고,
상기 한쌍의 불순물 확산 영역의 적어도 한쪽 근방의 상기 절연막에 함유된 상기 할로겐 원소의 농도가 상기 한쌍의 불순물 확산 영역사이 중앙부 근방의 상기 절연막에 함유된 상기 할로겐 원소의 농도 보다도 높다.
상기 게이트 절연막의 상기 할로겐 원소의 최대 원소 농도는 1020개/㎤이상이고, 1021개/㎤이하인 것이 바람직하다.
상기 할로겐 원소의 최대 원소 농도는 상기 불순물 확산층에 접하는 상기 게이트 절연막의 양 단부에 존재한다.
상기 제 3 애스펙트의 반도체장치를 위한 제조방법은,
반도체위에 절연막을 통하여 전극을 형성하는 단계와,
상기 전극의 양 단부를 따라서 한쌍의 불순물 확산 영역을 형성하는 단계와,
상기 한쌍의 불순물 확산 영역의 적어도 한쪽 근방의 상기 절연막에 상기 한쌍의 불순물 확산 영역 사이의 중앙부 근방의 상기 절연막 보다도 고농도의 할로겐 원소를 함유시키는 단계를 갖는다.
할로겐 원소는 소스영역 및 드레인영역의 양 영역 근방의 게이트 절연막에 대해 각각 고농도로 함유되어 있어도 좋지만, 특히 드레인 영역 근방의 게이트 절연막에 고농도로 함유되어 있으면 좋다.
본 발명에 의하면, 특히 전자가 고에너지를 얻는 드레인영역 근방의 게이트 절연막에 대해서는 할로겐 원소의 농도를 높이는 것에 의해 절연 파괴 내성의 향상이 도모되고, 소스 드레인 영역에 끼워진 채널 영역위의 게이트 절연막에 대해서는 할로겐 원소의 농도를 낮게 하는 것에 의해 전자 트랩의 증가를 억제할 수 있다. 이와같이 게이트 절연막중의 할로겐 원소 농도로 분포를 갖게 하는 것에 의해 게이트 절연막의 트랩의 증가 및 절연 파괴 특성의 악화를 억제할 수 있고, 반도체장치의 소자 특성이나 신뢰성의 향상을 도모할 수 있다.
본 발명은 반도체 기판의 주 표면에 대해 평행방향으로 채널이 형성되는 통상의 반도체장치에 대해 적용할 수 있는 것 외에, 반도체 기판의 주 표면에 대해 수직방향으로 채널이 형성되는 반도체장치에 대해서도 적용 가능하다.
평행방향으로 채널이 형성되는 반도체장치는, 예를 들면 게이트전극을 패턴 형성한 후, 패턴 형성된 게이트전극을 덮도록 절연막을 형성하고, 이 절연막중에 함유된 할로겐 원소를 게이트 절연막으로 확산시키면 좋다. 이와같이 하면 채널 영역 근방의 게이트 절연막위에는 게이트전극이 형성되어 있기 때문에 할로겐 원소의 확산이 억제되어 소스영역 및 드레인 영역 근방의 게이트 절연막에 고농도의 할로겐 원소를 효과적으로 도입할 수 있다.
수직방향으로 채널이 형성되는 반도체장치로서는 반도체 기판 표면의 홈부 측벽에 게이트 절연막을 통하여 게이트 전극이 형성되고, 이 게이트전극의 양 단부에 대응하여 소스 드레인 영역이 설치되어 있는 것을 예로 들 수 있다.
이와같은 구성의 반도체장치에 대해서는 예를 들면 이하의 제조방법을 이용하는 것이 효과적이다.
제 1 방법은 게이트 절연막 및 게이트전극이 형성된 홈부에 홈의 상하 방향으로 할로겐 원소의 농도 분포를 갖게 한 절연막을 임베딩하고, 이 절연막중의 할로겐 원소를 게이트 절연막으로 확산시키는 것이다.
농도 분포는 홈의 상부 및 하부의 적어도 한쪽이 홈 중앙부 보다도 할로겐 원소의 농도가 높아지도록 한다. 이와같은 농도 분포를 갖는 절연막에서 게이트 절연막으로 할로겐 원소를 확산시키는 것에 의해 소스 드레인 근방의 게이트 절연막에 고농도의 할로겐 원소를 효과적으로 도입할 수 있다.
제 2 방법은 게이트 절연막 및 게이트전극이 형성된 홈부의 내벽에 홈 바닥부의 윗쪽에 공간이 생기도록 하여 절연막을 형성하고, 이 절연막에 대해 기판 윗쪽에서 할로겐 원소를 주입하고, 주입된 할로겐 원소를 게이트 절연막에 확산시키는 것이다.
이 방법에 의하면 이온 주입은 기판 윗쪽에서 실시되기 때문에 홈의 측벽 중앙부에 형성되어 있는 절연막중에는 할로겐 원소가 그다지 주입되지 않고 홈 바닥부나 홈 상부의 영역에 형성된 절연막중에 할로겐 원소가 고농도로 주입된다. 따라서, 이와같은 농도 분포를 가진 절연막으로부터 게이트 절연막으로 할로겐 원소를 확산시키는 것에 의해 소스 드레인 근방의 게이트 절연막에 고농도의 할로겐 원소를 효과적으로 도입할 수 있다.
또한, 본 발명은 불휘발성 반도체메모리의 메모리셀에 이용되는 반도체장치에 대해서도 유효하다. 즉, 제 1 절연막, 제 1 전극, 제 2 절연막, 제 2 전극이 적층되어 제 1 전극의 양 단부에 대응하여 소스 드레인 영역이 형성된 반도체장치에 대해 소스 드레인 영역의 적어도 한쪽 근방의 제 1 절연막에 대해 고농도의 할로겐 원소가 도입된다. 이 경우에도 앞서 설명한 것과 마찬가지로 특성이나 신뢰성이 우수한 절연막을 얻을 수 있다.
이하, 본 발명의 실시예에 대해서 도면을 참조하여 설명한다.
(제 1 실시예)
도 7은 제 1 실시예에 있어서 n채널 트랜지스터의 단면도이다. p형 실리콘 기판(1)위에 소자 분리를 위한 실리콘 열산화막(2)이 형성되어 있다. 실리콘 기판 표면에는 인의 이온 주입에 의해 n형 소스 드레인 확산층(7a, 7b)이 형성되어 있다. 또한, 실리콘 기판 표면에는 게이트 절연막(3)으로서, 실리콘, 산소, 질소를 주성분으로 하는 절연막이 형성되어 있으며, 게이트 절연막(3)중에는 불소원자가 도입되어 있다. 게이트전극이 되는 다결정 실리콘막(4)위에는 CVD 실리콘 산화막(6)이 형성되어 있고, 게이트전극의 측벽에는 실리콘 질화막(8)이 형성되어 있다. 또한, 소스 드레인영역에는 실리사이드(9)가 형성되어 있다. 또한, CVD 실리콘 산화막(10)에는 콘택트구멍이 개구되어 배선이 되는 Al전극(11)이 스패터에 의해 형성되어 패터닝되어 있다.
도 8의 (A)-도 8의 (L)은 도 7에 나타낸 n채널 MOS트랜지스터의 제조방법을 단계적으로 나타내는 단면도이다.
우선, 도 8의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 p형 실리콘 기판(1)이 준비되고, 이 p형 실리콘 기판(1)의 표면에 통상의 선택 산화법에 의해 두께 0.6㎛정도의 소자 분리 절연막(2)이 형성된다.
다음으로, 도 8의 (B)에 나타내는 바와 같이, 예를 들면 건조 산소에 의한 열산화에 의해 두께 8nm의 게이트산화막(3)이 형성되고, 계속해서 게이트산화막(3)위에 게이트전극으로서 두께 200nm의 다결정 실리콘막(4)이 퇴적된다. 계속해서, 이 다결정 실리콘중에 예를 들면 인이온이 가속 전압 30keV, 도즈 5×1015㎝-2으로 이온 주입된다. 이때, 이온 주입 직후의 인의 분포는 다결정 실리콘중에 피크 농도가 형성되도록 한다. 계속해서, 이것을 질소분위기중에서 900℃, 30분간 열처리하는 것에 의해 주입된 인이 활성화되어 다결정 실리콘의 저항이 저하된다.
다음으로, 도 8의 (C)에 나타내는 바와 같이, 전면에 예를 들면 가속 전압 20keV, 도즈 1×1015㎝-2로 불소가 이온 주입된다. 이때, 이온 주입 직후의 불소의 분포는 다결정 실리콘막(4)중에 피크농도가 형성되도록 하고, 게이트산화막(3)중에는 불소가 주입되지 않도록 한다. 계속해서, 이것을 「850℃이상 또 30분 이상」이 아닌 열처리, 예를 들면 질소 분위기중에서 800℃, 30분간 열처리하는 것에 의해 주입된 불소가 게이트산화막(3)중에 확산된다.
다음으로, 도 8의 (D)에 나타내는 바와 같이 다결정 실리콘막(4)위에 LP-CVD법에 의해 두께 150nm의 실리콘 산화막(6)이 퇴적된다. 계속해서, 레지스트마스크를 이용하여 패터닝한 후, 다결정 실리콘막(4), CVD 실리콘 산화막(6)이 반응성 이온 에칭법에 의해 에칭되어 게이트부가 형성된다.
다음으로, 도 8의 (E)에 나타내는 바와 같이, 예를 들면 인이 도즈 1×1015㎝-2이온 주입되어 소스 드레인 영역이 형성된다. 주입된 인이온은 실리콘 기판 내부에서 가속 에너지에 의존하는 피크 깊이를 중심으로 분포한다.
그 후, 예를 들면 950℃, 30초간의 열처리가 실시되고 인이 실리콘 기판중으로 확산, 활성화되어 소스 드레인영역이 되는 확산층(7a)이 형성된다.
다음으로, 도 8의 (F)에 나타내는 바와 같이, 게이트부의 측벽에 측벽 절연막을 형성하기 위해 예를 들면 전면에 두께 100nm의 실리콘 산화막(8)이 CVD법에 의해 퇴적된다.
계속해서 도 8의 (G)에 나타내는 바와 같이, 실리콘 산화막이 반응성 이온 에칭법에 의해 에칭되어 게이트측 벽부(8)가 형성된다.
다음으로, 도 8의 (H)에 나타내는 바와 같이, 게이트전극을 마스크로 하여 인이온이 주입된다. 주입된 인이온은 실리콘 기판 내부에서 가속 에너지에 의존하는 피크 깊이를 중심으로 분포한다. 그 후, 예를 들면 950℃, 30초간의 열처리가 실시되어 인이 실리콘 기판중에 확산, 활성화되어 소스 드레인 영역이 되는 확산층(7b)이 형성된다.
다음으로, 도 8의 (I)에 나타내는 바와 같이, 전면에 두께 25nm의 티탄 박막, 두께 50nm의 티탄나이트라이드 박막이 스패터법에 의해 차례로 퇴적된다. 또한, 질소분위기중에서 700℃, 1분간의 열처리에 의해 티탄 박막이 모두 실리콘 기판과 반응하여 소스 드레인영역위에만 티탄실리사이드막(9)이 형성된다.
이 후, 예를 들면 불화수소산(hydrofluoric acid)의 수용액, 황산과 과산화수소의 혼합액에 의해 티탄나이트라이드막 및 절연막위의 미반응의 티탄 박막이 선택적으로 박리된다.
다음으로, 도 8의 (J)에 나타내는 바와 같이, 전면에 두께 300nm의 실리콘 산화막(10)이 CVD법에 의해 퇴적된다.
다음으로, 도 8의 (K)에 나타내는 바와 같이, 이방성 드라이에칭에 의해 실리콘 산화막(10)에 콘택트홀이 개구된다.
이 후, 도 8의 (L)에 나타내는 바와 같이 실리콘, 동을 각각 예를 들면 0.5%씩 함유하는 두께 800nm의 알루미늄막을 형성한 후, 이것을 패터닝하여 소스 드레인전극(11)이 형성된다. 이 후, 시료는 450℃에서 15분간, 수소를 10% 함유하는 질소분위기에서 열처리된다.
또한, 제 1 실시예에서는 게이트전극이 되는 다결정 실리콘막(4)에 도펜트가 되는 인을 이온 주입하여 활성화시킨 후에 불소가 이온 주입되고, 이것이 게이트산화막(3)중으로 확산되지만 불소를 이온주입한 후에 인을 이온 주입하는 것도 가능하다. 예를 들면, 우선 다결정 실리콘막중에 불소가 다결정 실리콘막중에 피크농도가 형성되도록 가속전압 20keV, 도즈 1×1015㎝-2로 이온 주입되어 850℃이상에서 30분간을 초과하지 않는 열처리에 의해 주입된 불소가 게이트산화막중으로 확산된다. 그 후, 다결정 실리콘막중에 예를 들면 인이온이 가속전압 30keV, 도즈 5×1015㎝-2로 이온 주입되어 질소분위기중에서 850㎝℃이상에서 30분간을 초과하지 않는 열처리(예를 들면, 850℃, 20분간의 열처리)에 의해 주입된 인이 활성화되도록 해도 좋다.
또한, 게이트전극인 다결정 실리콘막은 예를 들면 소스가스로서 실란(SiH4)과 포스핀(phosphine)(PH3)의 혼합가스를 이용하여 인을 함유하는 다결정 실리콘으로도 할 수 있다. 이 경우, 다결정 실리콘중에 예를 들면 불소를 가속전압 20keV, 도즈 1×1015㎝-2로 이온 주입하고, 계속해서 이것을 질소 분위기중에서 800℃, 30분간 열처리하는 것에 의해 주입된 불소를 게이트산화막중에 확산하도록 해도 동일한 효과가 얻어진다.
또한, 인을 함유하는 다결정 실리콘의 형성방법으로는 소스가스로서 이불화실란(difluorosilane OK?)(SiH2F2)과 포스핀(PH3)의 혼합가스를 이용하여 인 및 불소를 함유하는 다결정 실리콘으로 할 수 있다. 이것을 질소 분위기중에서 800℃, 30분간 열처리하여 다결정실리콘중의 불소를 절연막중에 확산시켜도 동일한 효과가 얻어진다.
또한, p채널 MOSFET인 경우에는 다결정 실리콘막중에 예를 들면 BF2이온이 가속전압 30keV, 도즈 1×1015㎝-2로 이온 주입된다. 계속해서 이 다결정 실리콘막중에 예를 들면 보론이온이 가속전압 10keV, 도즈 4×1015㎝-2으로 이온 주입된다. 이 때, 다결정 실리콘의 표면층이 BF2이온 주입에 의해 아몰퍼스화되어 있기 때문에 주입되는 보론은 채너링을 일으키지 않고 다결정 실리콘막중에만 분포시킬 수 있다. 계속해서, 이것이 질소분위기중에서 800℃, 30분간 열처리된다. 이것에 의해, 주입된 보론이 활성화됨과 동시에 불소가 게이트산화막중에 확산되어 n채널 MOSFET와 동일한 효과가 얻어진다. 또한, BF2에 의한 과잉 불소의 도입을 방지하는 것도 동 시에 가능해진다.
도 9는 n채널 MOSFET에 있어서 불소 도입후의 열 공정을 850℃, 30분으로 한 경우와 900℃, 30분으로 한 경우의 Qbd의 와이블 분포를 나타낸다. 이것에 의하면 900℃, 30분간의 열처리를 실시하면 850℃, 30분간의 열처리에 비해 평균 Qbd가 저하할 뿐만 아니라 평균값 보다 낮은 Qbd값을 나타내는 점도 나타나고, 산화막의 절연파괴에 대한 장기간의 신뢰성이 악화되는 것을 알 수 있다. 따라서, 불소를 도입하는 공정 이후는 850℃이상에서 30분간 이상의 열처리를 실시하지 않는 것이 바람직하다.
(제 2 실시예)
본 실시예는 실리사이드(Self-Aligned-Silicide) 공정을 이용한 반도체소자에 본 발명을 적용한 것으로, 도 10의 (A)-도 10의 (L)에 그 제조방법을 단계적으로 나타낸다.
우선, 도 10의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 p형 실리콘 기판이 준비되고, 이 p형 실리콘 기판(1)의 표면에 통상의 선택 산화법에 의해 두께 0.6㎛ 정도의 소자 분리 절연막(2)이 형성된다. 또한, 건조 산소에 의한 열산화에 의해 두께 8nm의 게이트 산화막(3)이 형성된다.
다음으로, 도 10의 (B)에 나타내는 바와 같이, 게이트산화막(3)위에 게이트전극으로서 두께 200nm의 다결정 실리콘막(4)이 퇴적된다.
다음으로, 도 10의 (C)에 나타내는 바와 같이, 레지스트마스크를 이용하여 다결정 실리콘막(4)이 반응성 이온 에칭법에 의해 에칭되어 게이트부가 형성된다.
다음으로, 도 10의 (D)에 나타내는 바와 같이, 다결정 실리코막(4)중 및 실리콘 기판(1)중에, 예를 들면 인이온이 가속전압 30keV, 도즈 1×1015㎝-2로 이온 주입된다. 계속해서, 이것을 질소분위기중에서 950℃, 30초간 열처리하는 것에 의해 다결정 실리콘막(4)중의 인이 활성화됨과 동시에 소스 드레인 확산층(7a)이 형성된다.
다음으로, 도 10의 (E)에 나타내는 바와 같이, 게이트부의 측벽에 측벽 절연막을 형성하기위해 전면에 두께 50nm의 실리콘 산화막(8)이 CVD법에 의해 퇴적된다.
계속해서, 도 10의 (F)에 나타내는 바와 같이 반응성 이온 에칭법에 의해 실리콘 질화막이 에칭되어 게이트 측벽부(8)가 형성된다.
다음으로, 도 10의 (G)에 나타내는 바와 같이 게이트전극을 마스크로서 인이온이 도즈 5×1015㎝-2로 이온 주입된다. 그 후, 예를 들면 950℃, 30초간의 열처리가 실시되고, 인을 실리콘 기판중에 확산하여 활성화시켜 소스 드레인 영역이 되는 확산층(7b)이 형성된다.
다음으로, 도 10의 (H)에 나타내는 바와 같이, 전면에 예를 들면 가속 전압 20keV, 도즈 1×1015㎝-2로 이온 주입된다. 이때, 이온 주입 직후의 불소의 분포는 다결정 실리콘막(4)중 및 소스 드레인 확산층(7b)중에 피크 농도가 형성되도록 하고, 게이트산화막(3)중에는 불소가 주입되지 않도록 한다. 계속해서, 이것을 예를 들면 질소분위기중에서 800℃, 30분간 열처리하는 것에 의해 주입된 불소가 게이트산화막(3)중에 확산된다.
다음으로, 도 10의 (I)에 나타내는 바와 같이, 전면에 두께 25nm의 티탄 박막, 두께 50nm의 티탄나이라이드 박막이 스패터법에 의해 차례로 퇴적된다. 또한, 질소분위기중 700℃, 1분간의 열처리에 의해 티탄 박막을 모두 다결정 실리콘막(4) 및 실리콘 기판(1)과 반응시켜 게이트전극이 되는 다결정 실리콘막 상부 및 소스 드레인 영역위에만 티탄실리사이드막(5, 9)이 형성된다. 이 후, 예를 들면 불화 수소산의 수용액, 황산과 과산화수소의 혼합 용액에 의해서 티탄나이트라이드막 및 절연막위의 미반응 티탄 박막이 선택적으로 박리된다. 이하, 도 10의 (J)-도 10의 (L)의 공정은제 1 실시예의 도 8의 (J)-도 8의 (L)과 같기 때문에 설명을 생략한다.
또한, 상기 실시예에서는 불소의 이온 주입을 살리사이드 공정전에 실시하고 있지만 이에 한정되는 것이 아니라, 예를 들면 살리사이드 공정 종료후 전면에 불소를 이온 주입하여 열처리를 실시해도 동일한 효과가 얻어진다.
도 11은 상기 제 1 실시예에 있어서 게이트산화막의 신뢰성의 특성도이며, Qbd(Charge-to-Breakdown)의 와이블 분포를 나타낸 것이다. 도 11중 흑색 동그라미는 게이트전극인 다결정 실리콘막중에 불소를 도즈 1×1015㎝-2로 이온 주입하는 것에 의해 산화막중에 도입되는 불소량을 산화막중의 실리콘 원자수 보다도 적게 한 경우이다. 또한, 도 11중 백색 사각은 불소를 도즈 5×1015㎝-2로 이온 주입하는 것에 의해 산화막중에 도입되는 불소량을 산화막중의 실리콘 원자수 보다도 많게 한 경우이다.
산화막중에 도입되는 불소량을 산화막중의 실리콘 원자수 보다도 많이 한 경우는 평균의 Qbd가 저하해버린다. 이것은 과잉으로 불소를 도입하는 것에 의해 표면 영역의 막질 개선과 함께 표면 영역 이외의 산화막중에 Si-O-Si 네트워크에도 불소가 작용하랴 Si-F 결합과 Si-O 결합으로 분리되기때문이다. 그때문에 게이트산화막중의 전자트랩량이 급격하게 증가하고 Qbd가 작아져 버린다. 따라서, 게이트산화막중의 실리콘의 원자수 보다도 게이트산화막중의 불소 원자수가 적어지도록 게이트산화막중에 도입되는 불소량을 선택할 필요가 있다.
(제 3 실시예)
도 12는 본 발명의 제 3 실시예에 따른 전기적인 입력 및 소거가 가능한 불휘발성 반도체 메모리(EEPROM)의 단면도이다.
p형 실리콘 기판(1)위에는 소자 분리를 위한 실리콘 열산화막(2)이 형성되고 있으며, 실리콘 기판 표면에는 인의 이온 주입에 의해 n형 소스 드레인 확산층(7a, 7b)이 형성되어 있다.
또한, 실리콘 기판 표면에는 제 1 게이트 절연막(3a)이 형성되어 있고, 이 게이트 절연막(3a)중에는 850℃ 이상에서 30분을 초과하지 않는 열공정을 이용하는 것에 의해 불소 원자가 도입되어 있다. 제 1 게이트 절연막(3a)위에는 제 1 폴리실리콘막(4a)이 형성되어 있고, 제 2 게이트 절연막(3b)위에는 제 2 폴리실리콘막(4b)이 형성되어 있다.
게이트전극부의 다결정 실리콘막(4b)위에는 CVD 절연막(6a)이 형성되어 있고, 게이트전극부의 측벽에는 측벽 절연막(6b)이 형성되어 있다. 또한, 층간 절연막이 되는 CVD 절연막(10)에는 콘택트구멍이 개구되어 배선(11)이 형성되어 있다.
도 13의 (A)-도 13의 (J)는 도 12에 나타낸 불휘발성 반도체메모리의 제조방법을 단계적으로 나타내는 단면도이다.
우선, 도 13의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 p형 실리콘 기판(1)이 준비되고, 이 p형 실리콘 기판(1)의 표면에 통상의 선택 산화법에 의해 두께 0.6㎛정도의 소자 분리 절연막(2)이 형성된다. 또한, 예를 들면 건조 산소에 의한 열산화에 의해 두께 8nm의 게이트산화막(3a)이 형성된다.
다음으로, 도 13의 (B)에 나타내는 바와 같이, 게이트산화막(3a)위에 게이트전극으로서 두께 200nm의 다결정 실리콘막(4a)이 퇴적된다. 계속해서, 이 다결정 실리콘중에 예를 들면 인이온이 가속 전압 30keV, 도즈 5×1015㎝-2로 이온 주입된다. 이 때, 이온 주입 직후의 인의 분포는 다결정 실리콘(4a)중에 피크 농도가 형성되도록 한다. 계속해서, 이것을 질소분위기중에서 900℃, 30분간의 열처리를 하는 것에 의해 주입된 인이 활성화되어 다결정 실리콘의 저항이 저하된다.
다음으로, 도 13의 (C)에 나타내는 바와 같이, 두께 5nm의 CVD 실리콘 산화막(3b), 두께 200nm의 다결정 실리콘막(4b)이 연속적으로 퇴적된다. 다음으로, 예를 들면 인이 전면에 도즈 5×1015㎝-2로 이온 주입된다. 주입된 인이온은 다결정 실리콘막(4b)중에 있어서, 가속 에너지에 의존하는 피크 깊이를 중심으로 분포한다. 그 후, 예를 들면 950℃, 30초간의 열처리가 실시되어 인이 다결정 실리콘막(4b) 및 실리콘 기판(1)중으로 확산되어 활성화된다.
다음으로, 도 13의 (D)에 나타내는 바와 같이, 다결정 실리콘막(4b)에 예를 들면 가속전압 20keV, 도즈 1×1015㎝-2로 불소가 이온 주입된다. 이 때, 이온 주입 직후의 불소의 분포는 불소가 CVD 실리콘 산화막(3b)중에 도달되지 않는 분포가 된다. 계속해서, 이것을 예를 들면 질소 분위기중에서 800℃, 30분간 열처리하는 것에 의해 주입된 불소가 게이트산화막(3a) 및 CVD 실리콘 산화막(3b)중에 동시에 확산된다.
다음으로, 도 13의 (E)에 나타내는 바와 같이, 전면에 CVD 산화막(6a)이 퇴적된다.
다음으로, 도 13의 (F)에 나타내는 바와 같이, 상기 게이트산화막(3a), CVD 산화막(3b), 다결정 실리콘막(4a, 4b), CVD 산화막(6a)이 반응성 이온 에칭법에 의해 패터닝된다. 계속해서, 수소 및 산소의 혼합 가스에 의한 연소산화법(pyrogenic oxidation) 등을 이용하여 게이트전극 측벽에 산화막(6b)이 형성된다.
다음으로, 도 13의 (G)에 나타내는 바와 같이, 예를 들면 인이 전면에 도즈 5×1015㎝-2로 이온 주입된다. 그 후, 예를 들면 950℃, 30초간의 열처리를 실시하는 것에 의해 인이 실리콘 기판(1)중에 확산되고 활성화되어 소스 드레인영역이 되는 확산층(7a)이 형성된다.
이하, 도 13의 (H)-도 13의 (J)의 공정은 제 1 실시예의 도 8의 (J)-8의 (L)과 동일하기 때문에 설명을 생략한다.
또한, 상기 실시예에서는 불소의 이온 주입을 제 2 다결정 실리콘막(4b)중에 실시하고 있지만 이에 한정되는 것이 아니라, 예를 들면 제 1 다결정 실리콘막(4a)과 제 2 다결정 실리콘막(4b) 각각에 이온 주입을 실시해도 동일한 효과가 얻어진다. 그러나, 이 경우, 불소를 도입한 후의 공정에서는 850℃이상에서 30분을 초과하는 열처리는 실시하지 않는 것이 바람직하다.
(제 4 실시예)
제 4 실시예는 제 1 실시예와 기본적으로 동일하기 때문에 도 8의 (A)-도 8의 (L)을 참조하여 설명한다. 제 4 실시예와 제 1 실시예가 다른 점은 게이트부의 형성법에 있다.
우선, 도 8의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 p형 실리콘 기판(1)이 준비되고, 이 p형 실리콘 기판의 표면에 통상의 선택산화법에 의해 두께 0.6㎛ 정도의 소자 분리 절연막(2)이 형성된다.
다음으로, 도 8의 (B)에 나타내는 바와 같이, 예를 들면 디크로실란(dichlorosilane)(SiH2Cl2)과 아산화질소(nitrous oxide)(N2O)를 이용하여 850℃에서 두께 8nm의 게이트산화막(3)이 형성되고, 계속해서 이 위에 게이트전극으로서 두께 200nm의 다결정 실리콘막(4)이 형성된다. 다음으로, 다결정 실리콘막(4)중에, 예를 들면 인이온이 가속전압 30keV, 도즈 5×1015㎝-2로 이온 주입된다. 이때, 이온 주입 직후의 인의 분포는 다결정 실리콘막(4)중에 피크 농도가 형성되도록 한다. 계속해서, 이것을 질소 분위기중에서 900℃, 30분간 열처리하는 것에 의해 주입된 인이 활성화되어 다결정 실리콘막(4)의 비저항이 저하된다.
다음으로, 도 8의 (C)에 나타내는 바와 같이, 다결정 실리콘막(4)중에 예를 들면 불소가 가속전압 20keV, 도즈 1×1015㎝-2로 이온 주입된다. 이때, 이온 주입 직후의 불소의 분포는 다결정 실리콘(4)중에 피크농도가 형성되고, 게이트산화막(3)중에는 불소가 주입되지 않도록 한다. 계속해서, 이것을 예를 들면 질소분위기중에서 800℃, 30분간 열처리하는 것에 의해 주입된 불소가 게이트산화막(3)중에 확산된다.
다음으로, 도 8의 (D)에 나타내는 바와 같이, 전면에 LP-CVD법에 의해 두께 100nm의 실리콘 산화막(6)이 형성된 후, 실리콘 산화막(6) 및 다결정 실리콘(4)으로 이루어진 적층막이 반응성 이온 에칭법에 의해 에칭되어 게이트부가 형성된다.
이하, 도 8의 (E)-도 8의 (L)의 공정은 제 1 실시예와 동일하기 때문에 설명을 생략한다.
통상, 상기 실시예와 같이 예를 들면 디크로실란(SiH2Cl2)과 아산화질소(N2O)를 이용하여 850℃에서 두께 5nm의 게이트산화막을 형성한 경우, 실리콘/산화막 계면의 계면 진위(interface state)는 많이 존재하고, 또 막중의 전자트랩 등이 많은 막이 형성된다. 그러나, 불소를 도입하는 것에 의해 계면 근방이나 막중의 실리콘의 댕글링본드를 종단하는 것에 의해 계면 진위 밀도를 감소시킬 수 있다.
또한, 게이트 절연막으로서, 예를 들면 암모니아(NH3)가스 분위기중에 실리콘 산화막을 노출하여 질소원자를 도입한 옥시나이트라이드막을 이용하고, 이것에 불소 원자를 도입해도 좋다. 이것에 의해 게이트 절연막에 고전계 스트레스를 인가한 후의 저전계 리크전류의 증가를 저감시킬 수 있다. 또한, 불소에 의해 결함 밀도를 억제하여 균질인 막질로 하는 것이 가능해진다.
또한, 게이트 절연막으로서 중수소(D2)가스와 질소가스의 연소산화에 의한 산화막 또는 중수(D2O)를 이용하여 형성한 산화막을 이용해도 좋다. 이 경우, 중수소가 게이트산화막에 넣어지는 것에 의해 결합력이 약한 Si-H를 중수소로 치환하여 결합력이 강한 Si-D결합으로 할 수 있다. 또한, 불소의 도입에 의해 계면 천이층(interface transition layer)이 변형된 Si-O-Si 결합의 응력 완화가 생기고, 이것에 의해 고전계 스트레스에 대해 더욱 강한 게이트 절연막질로 할 수 있다.
또한, 게이트산화막으로서 활성산소를 이용한 실리콘 산화막을 이용한 경우에도 동일한 효과가 얻어진다. 이 경우, 산소를 마이크로파 방전이나 자외선 조사 등에 의해 활성화시켜 기판에 공급하는 것에 의해 산화막이 형성된다. 이와같이 하여 얻어진 산화막은 치밀하고 트랩이 적고, 또 산화막과 실리콘 기판의 계면이 평탄해진다. 그러나, 이 경우에도 산화막과 실리콘 기판의 계면 근방에 계면 천이층은 존재하고, 이것을 불소에 의해 응력 완화하는 것에 의해 절연파괴 내성의 향상 등 신뢰성 개선이 더욱 가능해진다.
또한, 게이트 절연막으로서 SiH2Cl2나 SiCl4와 NH3등을 이용한 실리콘 산화막이나 NH3등에 의한 실리콘 기판의 직접 질화에 의한 실리콘 질화막을 이용한 경우에도 동일한 효과가 얻어진다.
(제 5 실시예)
도 14의 (A)-도 14의 (L)은 본 발명의 제 5 실시예에 따른 n채널 MOS트랜지스터의 제조방법을 단계적으로 나타내는 단면도이다.
우선, 도 14의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 p형 실리콘 기판(1)이 준비되고, 이 p형 실리콘 기판(1)의 표면에 통상의 선택 산화법에 의해 두께 0.6㎛정도의 소자 분리 절연막(2)이 형성된다.
다음으로, 도 14의 (B)에 나타내는 바와 같이, 예를 들면 건조산소에 의한 열산화에 의해 두께 8nm의 게이트산화막(3)이 형성된다. 또한, 게이트산화막(3)위에 게이트전극으로서 두께 200nm의 다결정 실리콘막(4)이 퇴적된다. 계속해서, 이 다결정 실리콘중에, 예를 들면 인이온이 가속전압 30keV, 도즈 5×1015㎝-2로 이온 주입된다. 이때, 이온 주입 직후의 인의 분포는 다결정 실리콘막(4)중에 피크농도가 형성되도록 한다. 계속해서, 이것을 질소분위기중에서 900℃, 30분간 열처리하는 것에 의해 주입된 인이 활성화되어 다결정 실리콘막(4)의 저항이 저하된다.
다음으로, 도 16의 (C)에 나타내는 바와 같이, CVD 실리콘 산화막(6)을 퇴적한 후, 다결정실리콘막(4), CVD 실리콘 산화막(6)이 반응성 이온 에칭법에 의해 에칭되어 게이트부가 형성된다.
다음으로, 도 14의 (D)에 나타내는 바와 같이, 예를 들면 인이 도즈 1×1015㎝-2로 이온 주입된다. 그 후, 예를 들면 900℃, 30초간 열처리를 실시하여 인을 실린더기판중에 확산하여 활성화시키는 것에 의해 소스 드레인 영역이 되는 확산층(7a)이 형성된다.
다음으로,도 14의 (E)에 나타내는 바와 같이, 전면에 두께 50nm의 실리콘 질화막이 CVD법에 의해 퇴적된다.
다음으로, 도 14의 (F)에 나타내는 바와 같이, 예를 들면 가속전압 20keV, 도즈1×1015㎝-2로 불소가 이온 주입된다. 이 때, 이온 주입 직후의 불소의 분포는 실리콘 산화막(8)중에 피크농도가 형성되도록 한다.
다음으로, 도 14의 (G)에 나타내는 바와 같이, 실리콘 질화막이 반응성 이온 에칭법에 의해 에칭되어 불소가 함유된 게이트측벽부(8)가 형성된다.
계속해서, 이것을 예를 들면 질소분위기중에서 800℃, 30분간 열처리하는 것에 의해 게이트측 벽부(8)에 주입된 불소가 게이트산화막(3)중에 확산된다.
다음으로, 도 14의 (H)에 나타내는 바와 같이, 게이트전극부를 마스크로 하여 인이온이 실리콘 기판에 주입된다. 그 후, 예를 들면 950℃, 30초간 열처리를 실시하여 인을 실리콘 기판중으로 확산하여 활성화시키는 것에 의해 소스 드레인영역이 되는 확산층(7b)이 형성된다.
이하, 도 14의 (I)-도 14의 (L)의 공정은 제 1 실시예의 도 8의 (I)-도 8의 (H)와 동일하기 때문에 설명을 생략한다.
제 5 실시예에서는 상기 실리콘 질화막으로 이루어진 측벽 절연막(8)으로서 통상 디크로실란(SiH2Cl2)과 암모니아(NH3)를 이용한 LP-CVD법 등에 의해 형성되어 있지만, 이 경우에는 질화막에 대량의 수소가 함유되어 있어 이 수소가 산화막중으로 다량으로 확산되어 Si-O-Si 네트워크를 자르는 등 절연파괴 수명을 저하시킨다. 따라서, 제 5 실시예에서는 SiCl4와 N2O를 이용하여 수소의 함유량이 적은 절연막이 형성되어 있다. 그리고, 이 절연막에 불소가 가속전압 5keV, 도즈 1×1015㎝-2, 주입각도 7도로 주입되어 불소가 함유되도록 되어 있다.
또한, 상기와 같이 수소 함유량이 적은 측벽 절연막에 불소를 이온 주입하는것 이외에도 측벽 절연막 형성시에 예를 들면 SiF4가스를 이용하거나 마이크로파 방전 등에 의해 발생한 불소 래디컬을 혼합시켜도 동일한 효과가 얻어진다.
이상 설명한 예에 의하면 측벽 절연막에서 게이트산화막으로 들어오는 불소에 의해 산화막 전체의 신뢰성이 향상될 뿐만 아니라 측벽 절연막에 직접 접해 있는 게이트전극의 엣지부나 임펙트이온화가 발생하기 쉬운 드레인단에서 핫캐리어에 대한 신뢰성을 개선할 수 있고, 또 반응성 이온 에칭이나 인의 이온 주입에 의해 도입되는 절연파괴 내압이 낮은 산화막의 대미지(damage) 영역을 불소로 효율적으로 수정할 수 있다.
(제 6 실시예)
도 15의 (A)-도 15의 (L)은 본 발명의 제 6 실시예에 따른 n채널 MOS 트랜지스터의 제조방법을 단계적으로 나타내는 단면도이다.
도 15의 (A)-도 15의 (D)의 공정은 제 5 실시예의 도 14의 (A)-도 14의 (D)와 동일하게 실시된다.
다음으로, 도 17의 (E)에 나타내는 바와 같이, 두께 100nm 정도의 실리콘 질화막(8)이 CVD법에 의해 퇴적된다.
다음으로, 도 17의 (F)에 나타내는 바와 같이, 반응성 이온 에칭법에 의해 실리콘 질화막을 에칭하는 것에 의해 게이트측벽부(8)가 형성된다.
다음으로, 도 17의 (G)에 나타내는 바와 같이, 게이트전극을 마스크로 하여 인이온이 주입된다. 주입된 인이온은 실리콘 기판 내부에서 가속 에너지에 의존하는 피크 깊이를 중심으로 분포한다. 그 후, 예를 들면 950℃, 30초간의 열처리를 실시하여 인을 실리콘 기판중에 확산하여 활성화시키는 것에 의해 소스 드레인 영역이 되는 확산층(7b)이 형성된다.
다음으로, 도 17의 (H)에 나타내는 바와 같이, 레지스트마스크(15)를 이용하여 소자분리 실리콘 산화막(2)만이 노출된다. 계속해서, 전면에 예를 들면 가속전압 20keV, 도즈 1×1015㎝-2로 불소가 이온 주입된다. 이 때, 이온 주입 직후의 불소의 분포는 소자 분리 산화막(2)의 표면부에 피크농도가 형성되도록 한다. 계속해서, 이것을 예를 들면 질소 분위기중에서 800℃, 30분간 열처리하는 것에 의해 주입된 불소가 게이트산화막(3)중에 확산된다.
이하, 도 15의 (I)-도 15의 (L)의 공정은 제 1 실시예의 도 8의 (I)-도 8의 (H)와 동일하기 때문에 설명을 생략한다.
본 실시예에 의해서도 제 1 실시예와 동일한 효과를 얻을 수 있다.
(제 7 실시예)
도 16의 (A)-도 16의 (L)은 본 발명의 제 7 실시예에 따른 n채널 MOS 트랜지스터의 제조방법을 단계적으로 나타내는 단면도이다.
우선, 도 16의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 p형 실리콘 기판(1)이 준비되고, 이 p형 실리콘 기판(1)의 표면에 통상의 선택 산화법에 의해서 두께 0.6㎛ 정도의 소자 분리 절연막(2)이 형성된다. 또한, 예를 들면 건조 산소에 의한 열산화에 의해서 두께 8nm의 게이트산화막(3)이 형성된다.
다음으로, 도 16의 (B)에 나타내는 바와 같이, 게이트산화막(3)위에 게이트전극으로서 두께 200nm의 다결정 실리콘막(4)이 퇴적된다. 계속해서, 이 다결정 실리콘막(4)중에 예를 들면 인이온이 가속전압 30keV, 도즈 5×1015㎝-2로 이온 주입된다. 이 때, 이온 주입 직후의 인의 분포는 다결정 실리콘막(4)중에 피크농도가 형성되도록 한다. 계속해서, 이것을 질소분위기중에서 900℃, 30분간 열처리하는 것에 의해 주입된 인이 활성화되어 다결정 실리콘의 저항이 저하된다. 또한, CVD 실리콘 산화막(6)이 퇴적된다.
계속해서, 도 16의 (C)에 나타내는 바와 같이, 전면에 예를 들면 가속전압 20keV, 도즈 1×1015㎝-2로 불소가 이온 주입된다. 이 때, 이온 주입 직후의 불소의 분포는 CVD 산화막(6)의 표면부에 피크농도가 형성되도록 한다.
계속해서, 이것을 질소분위기중에서 800℃, 30분간 열처리하는 것에 의해 CVD 실리콘 산화막(6)에 주입된 불소가 게이트산화막(3)중에 확산된다.
다음으로, 도 16의 (D)에 나타내는 바와 같이, 다결정 실리콘막(4), CVD 실리콘 산화막(6)이 반응성 이온 에칭법에 의해 에칭되어 게이트부가 형성된다.
다음으로, 도 16의 (E)에 나타내는 바와 같이, 예를 들면 인을 1×1015㎝-2이온 주입한 후, 예를 들면 950℃, 30초간 열처리를 실시하여 인을 실리콘 기판중에 확산하여 활성화시키는 것에 의해 소스 드레인 영역이 되는 확산층(7a)이 형성된다.
이하, 도 16의 (F)-도 16의 (L)의 공정은 제 1 실시예의 도 8의 (K)-도 8의 (H)와 동일하기 때문에 설명을 생략한다.
또한, 도 16의 (I)의 공정에서 층간 절연막이 되는 실리콘 산화막(10)중에 불소를 도입해도 동일한 효과가 얻어진다. 층간절연막이 되는 실리콘 산화막(10)중으로의 불소의 도입은, 예를 들면 층간절연막에 불소를 이온 주입하면 좋다. 또한, 실리콘의 불화물, 예를 들면 사불화 규소(silicon tetra fluoride)(SiF4)와 산소의 혼합가스를 이용한 감압 플라즈마 CVD법(low pressure plasma CVD)에 의해 불소를 함유한 산화막을 형성하고, 이것을 층간절연막으로 해도 좋다. 이와같이 불소를 함유하는 층간절연막을 형성한 후, 예를 들면 질소 분위기중에서 800℃, 30분간 열처리하는 것에 의해 주입된 불소를 게이트산화막(3)중에 확산시키면 좋다.
또한, 불소를 게이트산화막(3)에 확산시키는 확산원으로는 배선이 되는 금속에 불소를 도입해도 좋다. 이 경우는 도 16의 (K)의 공정에 있어서, 알루미늄막을 형성한 후, 전면에 불소를 이온 주입하고, 이 불소를 함유한 알루미늄막에서 게이트산화막(3)에 불소를 확산시키면 좋다.
(제 8 실시예)
도 17은 제 8 실시예에 따른 SOI 기판상에 제작된 n채널 트랜지스터의 단면도이다. 실리콘 기판(1)위에는 절연층(1a)을 통하여 p형 반도체층(1b)이 형성되며, 소자 분리를 위한 실리콘 열산화막(2)이 형성되어 있다. 반도체층(1b)의 표면에는 인의 이온 주입에 의해 n형 소스 드레인 확산층(7a, 7b)이 형성되어 있다. 또한, 반도체층(1b)의 표면에는 게이트 절연막(3)으로서 실리콘, 산소, 질소를 주성분으로 하는 절연막이 형성되어 있다. 게이트 절연막(3)중에는 SOI 기판의 절연층(1a)으로부터 확산에 의해 불소원자가 도입되어 있다.
게이트전극이 되는 다결정 실리콘막(4)위에는 CVD 실리콘 산화막(6)이 형성되어 있으며, 게이트전극의 측벽에는 실리콘 질화막(8)이 형성되어 있다. 또한, 소스 드레인 영역에는 실리사이드(9)가 형성되어 있다. 또한, CVD 실리콘 산화막(10)에는 콘택트구멍이 개구되어 배선이 되는 Al 전극(11)이 스패터에 의해 형성되어 패터닝되어 있다.
도 18의 (A)-도 18의 (L)은 제 8 실시예에 따른 n채널 MOS 트랜지스터의 제조방법을 단계적으로 나타내는 단면도이다.
우선, 도 18의 (A)에 나타내는 바와 같이, 실리콘 기판(1)위에 절연층(1a)을 통하여 형성된 p형 실리콘층(1b)을 표층에 갖는 SOI기판이 준비되고, p형 실리콘층(1b)의 표면에 통상의 선택 산화법에 의해 두께 0.6㎛ 정도의 소자 분리 절연막(2)이 형성된다.
다음으로, 도 18의 (B)에 나타내는 바와 같이, 전면에 예를 들면 가속전압 100keV, 도즈 5×1015㎝-2로 불소가 이온 주입된다. 이때, 이온 주입 직후의 불소의 분포는 SOI기판의 절연층(1a)중에 피크농도가 형성되도록 한다.
다음으로, 도 18의 (C)에 나타내는 바와 같이, 예를 들면 건조 산소에 의한 열산화에 의해 두께 8nm의 게이트산화막(3)이 형성된다. 이 때, 이온 주입한 불소가 확산되어 게이트산화막(3)중에 도입됨과 동시에 SOI 기판에 내재하는 응력이나 절연층(1a)의 계면에 존재하는 결정 결함이 동시에 개선된다 계속해서, 실란(SiH4)과 포스핀(PH3)의 혼합가스를 이용하여 게이트산화막(3)위에 게이트전극으로서 두께 200nm의 인돕 다결정 실리콘막(4)이 퇴적된다.
다음으로, 도 18의 (D)에 나타내는 바와 같이, 다결정 실리콘막(4)위에 CVD 실리콘 산화막(6)이 퇴적된다. 계속해서, 다결정 실리콘막(4), CVD 실리콘 산화막(6)을 반응성 이온 에칭법에 의해 에칭하여 게이트부가 형성된다.
다음으로, 도 18의 (E)에 나타내는 바와 같이, 예를 들면 인이 도즈 1×1015㎝-2로 이온 주입된다. 주입된 인이온은 실리콘층(1b) 내부에서 가속 에너지에 의존하는 피크깊이를 중심으로 하여 분포한다. 그 후, 예를 들면 950℃, 30초간의 열처리를 실시하여 인을 실리콘 기판중에 확산하여 활성화시키는 것에 의해 소스 드레인 영역이 되는 확산층(7a)이 형성된다.
다음으로, 도 18의 (F)에 나타내는 바와 같이, 두께 100nm정도의 실리콘 산화막(8)이 CVD법으로 형성된다.
계속해서, 도 18의 (G)에 나타내는 바와 같이, 반응성 이온 에칭법에 의해 실리콘 질화막을 에칭하여 게이트측벽부(8)가 형성된다.
다음으로, 도 18의 (H)에 나타내는 바와 같이 게이트전극을 마스크로서 인이온이 주입된다. 주입된 인이온은 실리콘층(1b) 내부에서 가속 에너지에 의존하는 피크깊이를 중심으로 하여 분포한다. 그 후 예를 들면 950℃, 30초간의 열처리를 실시하고 인을 실리콘층(1b)중에 확산하여 활성화시키는 것에 의해 소스 드레인 영역이 되는 확산층(7b)이 형성된다.
다음으로, 도 18의 (I)에 나타내는 바와 같이, 전면에 두께 25nm의 티탄 박막, 두께 50nm의 티탄나이트라이드 박막이 스패터법에 의해 차례로 퇴적된다. 또한, 질소 분위기중에서 700℃, 1분간의 열처리에 의해 티탄 박막을 모두 실리콘층(1b)과 반응시켜 소스 드레인영역위에만 티탄실리사이드막(9)이 형성된다. 이 후, 예를 들면 불소화수소산의 수용액, 황산과 과산화수소의 혼합용액에 의해 티탄나이트라이드막 및 절연막위의 미반응의 티탄박막이 선택적으로 박리된다.
다음으로, 도 18의 (J)에 나타내는 바와 같이, 전면에 두께 300nm의 실리콘 산화막(10)이 CVD법에 의해 퇴적된다.
다음으로, 도 18의 (K)에 나타내는 바와 같이, 이방성 드라이에칭에 의해 실리콘 산화막(10)에 콘택트홀이 개구된다.
이 후, 도 18의 (L)에 나타내는 바와 같이, 실리콘, 동을 각각 예를 들면 0.5%씩 함유하는 두께 800nm의 알루미늄막을 형성한 후, 이것을 패터닝하여 소스 드레인전극(11)이 형성된다. 이 후, 시료는 450℃에서 15분간, 수소를 함유하는 질소 분위기에서 열처리된다.
본 실시예의 제조방법으로도 제 1 실시예와 동일한 효과를 얻을 수 있다.
(제 9 실시예)
도 19의 (A)-도 19의 (I)는 본 발명의 제 9 실시예에 따른 MOS트랜지스터의 제조방법을 단계적으로 나타내는 단면도이다.
우선, 도 19의 (A)에 나타내는 바와 같이 임베딩산화막(1a)위에 반도체층(1b)을 가진 p형 실리콘 기판(1)위에 반응성 이온 에칭에 의해 소자 분리를 위한 홈이 형성되고, 예를 들면 LP-TEOS막에 의해 임베딩되어 소자 분리층(2)이 형성된다.
다음으로, 도 19의 (B)에 나타내는 바와 같이, 가속전압 20-50keV, 도즈 1×1013-1×1016㎝-2로 불소 이온이 전면에 주입된다. 이 때, 상기 반도체층(1b) 또는 임베딩산화막(2)에 불소 원자 분포의 피크위치가 오도록 한다.
또한, 도 19의 (C)에 나타내는 바와 같이 예를 들면 750℃, 1기압에서 산소가스와 수소가스의 혼합가스중에 실리콘 기판을 노출하여 실리콘 산화막이 형성된다. 그 후 예를 들면 900℃에서 질소가스로 10% 희석된 일산화질소가스(NO) 또는 일산화이소가스(N2O)중에 실리콘 산화막이 노출되고 실리콘 산화막중에 질소가스가 도입되어 실리콘절연막(3)이 형성된다.
다음으로, 도 19의 (D)에 나타내는 바와 같이, 화학기상 성장법에 의해 게이트전극이 되는 폴리실리콘막(4)이 퇴적된다.
다음으로, 도 19의 (E)에 나타내는 바와 같이, 폴리실리콘막(4)위에 CVD 실리콘 산화막(6)이 전면에 퇴적되고 레지스트마스크(도시하지 않음)를 사용하여 실리콘 산화막(6), 폴리실리콘막(4)이 RIE에 의해 가공되어 게이트부가 형성된다(OK?). 계속해서 전면에 예를 들면 450℃, 압력 10mTorr 내지 1기압에서 질소가스로 희석된 SiH4가스와 NH3가스의 혼합가스를 사용하여 예를 들면 두께 5-200nm의 CVD실리콘 질화막(8)이 퇴적된다.
다음으로, 도 19의 (F)에 나타내는 바와 같이 RIE법에 의해 실리콘 산화막이 에칭되어 게이트측벽 절연막(8)이 형성된다.
다음으로, 도 19의 (G)에 나타내는 바와 같이, 게이트부를 마스크로 하여 예를 들면 가속전압 20keV, 도즈 1×1015㎝-2로 비소가 이온 주입되어 소스 드레인영역(7)이 형성된다.
다음으로, 도 19의 (H)에 나타내는 바와 같이 화학기상성장법에 의해 전면에 CVD 실리콘 산화막(10)이 퇴적되고 이것에 콘택트구멍이 형성된다.
다음으로, 도 19의 (I)에 나타내는 바와 같이 스패터법에 의해 전면에 퇴적된 Al이 RIE에 의해 가공되어 소스 드레인영역(11), 게이트전극(4e)이 형성된다.
제 9 실시예에서는 SOI층(1b)과 임베딩산화막(2)에 불소를 도입하는 것에 의해 SOI층(1b)과 임베딩산화막(2) 사이의 계면의 계면 준위가 불소로 결합된다. 이것에 의해 소스 드레인 확산층(7)의 접합 리크전류를 저감할 수 있어 높은 신뢰성을 갖는 반도체소자를 형성하는 것이 가능해진다.
또한, 이 SOI층과 임베딩산화막층 사이의 계면에 불소 등의 할로겐 원소를 도입하는 방법은 상기 실시예의 방법에 한정되는 것이 아니라 반도체층위에 형성된 반도체소자에 부분적, 예를 들면 게이트전극이나 게이트 측벽 절연막, 층간절연막, 소자분리 절연막 등에 불소를 함유시켜 열확산 등에 의해 상기의 계면에 도입해도 좋다.
또한, 전면에 불소 이온 주입을 실시하지 않고 실리콘 기판 표면에 형성된 마스크재에 의해 부분적으로 차폐하여 원하는 부위에만 불소 이온 주입을 실시해도 상기 실시예와 동일한 효과를 얻을 수 있다.
(제 10 실시예)
도 20의 (A)-도 20의 (D)는 본 발명의 제 10 실시예에 따른 MOS커패시터의 제조방법을 단계적으로 나타내는 단면도이다.
우선, 도 20의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 n형 실리콘 기판(1)이 준비되고, 그 표면에 예를 들면 건조산소를 이용하여 두께 8nm의 산화막(3)이 형성된다. 다음으로, 도 20의 (B)에 나타내는 바와 같이, 예를 들면 불소가스를 마이크로파 방전에 의해 활성화시키고 이것에 의해 발생한 불소 래디칼이 진공중에서 산화막(3) 표면에 공급된다. 이것에 의해 산화막(3) 표면에 불소가 흡착된다.
계속해서, 도 20의 (C)에 나타내는 바와 같이 전극으로서 실란 및 포스핀의 혼합가스를 이용하여 두께 200nm의 인돕 다결정 실리콘막(4)이 형성된다.
다음으로, 도 20의 (D)에 나타내는 바와 같이 다결정 실리콘막(4)을 패터닝하여 MOS 커패시터를 형성할 수 있다.
상기한 예에서 산화막(3) 표면에 흡착시킨 불소는 다결정 실리콘막(4) 형성시의 열공정으로 산화막(3)중에 확산시킬 수 있다. 또한, 다결정 실리콘막(4) 형성후, 이것을 예를 들면 질소분위기중에서 800℃, 30분간 열처리하여 산화막(3) 표면에 흡착시킨 불소를 효율적으로 실리콘 기판/산화막 계면에 확산시키는 것이 가능해진다.
본 실시예에서는 불소의 이온 주입을 필요로 하지 않기 때문에 비용 및 시간의 절약이 가능해진다. 단, 산화막 표면에 불소를 흡착시키는 공정과 전극이 되는 다결정 실리콘막을 퇴적하는 공정은 진공에서 연속해서 실시하는 것이 바람직하다. 이것은 예를 들면 산화막 표면에 불소를 흡착한 후에 대기에 노출된 경우, 대기중에 포함되는 수분과 불소가 반응하여 불소가 이탈해버려 이후의 공정에서 충분한 불소를 산화막중에 넣을 수 없어지기 때문이다.
또한, 상기 실시예에서는 불소가스를 마이크로파 방전시켜 발생하는 불소 래디칼을 산화막 표면에 공급했지만, 이에 한정되는 것이 아니라 예를 들면 삼염화불소(fluorine trichloride)(ClF3)로 대표되는 할로겐화물의 재료를 사용해도 동일한 효과가 얻어진다.
(제 11 실시예)
도 21의 (A)-도 21의 (D)는 본 발명의 제 11 실시예에 따른 MOS 커패시터의 제조방법을 단계적으로 나타내는 단면도이다.
우선, 도 21의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 n형 실리콘 기판(1)이 준비되고, 그 표면에 예를 들면 건조 산소를 이용하여 두께 8nm의 산화막(3)이 형성된다.
계속해서, 도 21의 (B)에 나타내는 바와 같이 전극으로서 두께 200nm의 다결정 실리콘막(4)이 형성된다. 다음으로, 다결정 실리콘막(4)중에 예를 들면 인이온이 가속전압 30keV, 도즈 5×1015㎝-2로 이온 주입된다. 이때, 이온 주입 직후의 인의 분포는 다결정 실리콘막(4)중에 피크농도가 형성되도록 한다. 계속해서, 이것을 질소 분위기중에서 900℃, 30분간 열처리하는 것에 의해 주입된 인이 활성화되어 다결정 실리콘의 저항이 저하된다.
다음으로, 도 21의 (C)에 나타내는 바와 같이, 실리콘 기판(1)의 내면에 예를 들면 불소가 가속전압 50keV, 도즈 2×1015㎝-2로 이온 주입된다. 계속해서, 이것을 예를 들면 질소분위기중에서 800℃, 30분간 열처리하는 것에 의해 주입된 불소가 실리콘 기판/산화막계면으로 확산된다.
다음으로, 도 21의 (D)에 나타내는 바와 같이, 다결정 실리콘막(4)을 드라이에칭법으로 에칭하여 MOS 커패시터가 형성된다.
본 실시예에서는 불소를 산화막(3)중에 확산시키지 않고 실리콘 기판과 산화막의 계면 근방에 존재하는 계면 천이층에만 도입하는 것이 가능해져 신뢰성을 개선시킬 수 있다. 또한, 본 실시예에서는 실리콘 기판의 내면으로부터 불소를 이온 주입하고 있지만 전극이 되는 다결정 실리콘막중에 불소를 도입하고, 이곳으로부터의 확산을 병용하면 산화막의 양 계면에 불소를 도입할 수 있어 한층 더 신뢰성 향상을 실현할 수 있다.
(제 12 실시예)
도 22의 (A)-도 22의 (K)는 본 발명의 제 12 실시예에 따른 n채널 MOS트랜지스터의 제조방법을 단계적으로 나타내는 단면도이다.
도 22의 (A)-도 22의 (E)의 공정은 제 5 실시예의 도 14의 (A)-도 14의 (E)와 동일하게 실시되며, 게이트부로서 두께 150nm의 실리콘 산화막(6)이 형성되고 전면에 두께 100nm 정도의 실리콘 질화막(8)이 CVD법에 의해 형성된다.
다음으로, 도 22의 (F)에 나타내는 바와 같이 실리콘 질화막을 이방성 드라이에칭에 의해 에칭하여 측벽 절연막(8)이 형성된다.
다음으로, 도 22의 (G)에 나타내는 바와 같이, 게이트전극부를 마스크로서 인이온이 이온 주입된다. 주입된 인이온은 실리콘 기판 내부에서 가속 에너지에 의존하는 피크 깊이를 중심으로 분포한다. 그 후, 예를 들면 950℃, 30초간의 열처리를 실시하고 인을 실리콘 기판중에 확산하여 활성화시키는 것에 의해 소스 드레인영역이 되는 확산층(7b)이 형성된다.
다음으로, 도 22의 (H)에 나타내는 바와 같이 소스 드레인 영역에, 예를 들면 불소가 가속전압 10keV, 도즈 1×1015㎝-2로 이온 주입된다. 계속해서, 이것을 예를 들면 질소 분위기중에서 800℃, 10분간 열처리하는 것에 의해 주입된 불소가 게이트산화막(3)중에 확산된다.
도 22의 (I) 이후의 공정은 제 1 실시예의 도 8의 (I) 이후의 공정과 동일하기 때문에 설명을 생략한다.
또한, 상기 실시예에서는 소스 드레인 영역에 불소를 도입한 경우를 설명했지만 게이트전극인 다결정 실리콘막중과 소스 드레인 영역 양쪽에 동시에 불소를 도입해도 좋다. 이 경우는 우선, 다결정 실리콘막을 패터닝한 후, 게이트전극인 다결정 실리콘막 및 소스 드레인영역에 동시에 인을 1×1015㎝-2이온 주입하고, 계속해서 900℃, 30초간 열처리를 실시하여 다결정 실리콘막중 및 소스 드레인 확산층의 양 영역에서 인이 활성화된다. 그 후, 불소가 10keV, 도즈 1×1015㎝-2로 이온 주입되어 다결정 실리콘막 및 소스 드레인영역에 동시에 불소가 도입된다. 계속해서 이것을 질소분위기중에서 800℃, 10분간 열처리하는 것에 의해 게이트산화막중에 불소가 도입된다.
본 실시예에 의하면 게이트산화막 전체의 신뢰성이 향상될 뿐만 아니라 게이트전극의 엣지부나 임펙트 이온화가 발생하기 쉬운 드레인단에서 핫캐리어에 대한 신뢰성을 개선할 수 있다. 또한, 반응성 이온 에칭이나 인의 이온 주입에 의해 도입되는 절연파괴 내압이 낮은 산화막의 대메지 영역을 불소로 효율적으로 수정할 수 있다.
(제 13 실시예)
도 23의 (A)-도 23의 (C)는 본 발명의 제 13 실시예에 따른 MOS 커패시터의 제조방법을 단계적으로 나타내는 단면도이다.
우선, 도 23의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 n형 실리콘 기판(1)이 준비되고, 그 표면에 예를 들면 건조 산소를 이용하여 두께 8nm의 산화막(3)이 형성된다.
다음으로, 도 23의 (B)에 나타내는 바와 같이, 예를 들면 500℃에서 디실란(disilane)(Si2H6)가스와 삼불화붕소(boron trifluoride)(BF3)가스를 이용하여 산화막(3)위에 보론첨가 아몰가스실리콘막(도시하지 않음)이 20nm 퇴적된다. 이때, 퇴적용 가스로서 삼불화붕소를 이용하고 있기 때문에 퇴적된 보론 첨가 아몰퍼스 실리콘중에는 불소가 함유된다. 계속해서, 연속해서 불활성가스 분위기 또는 비산화성 분위기에서 600℃까지 온도가 상승하고, 실란 가스와 디보란 가스(diborane gas)를 이용하여 보론 첨가 다결정 실리콘막(4)이 약 200nm 퇴적된다. 이 보론 첨가 다결정 실리콘막 퇴적시에 보론 첨가 아몰퍼스실리콘중의 불소가 산화막(3)중으로 확산되어 산화막 특성의 개선이 가능해진다.
다음으로, 도 23의 (C)에 나타내는 바와 같이 다결정 실리콘막(4)을 패터닝하여 MOS커패시터를 형성할 수 있다.
상기 실시예에서는 보론 첨가 아몰퍼스실리콘 퇴적용 가스로서 디실란가스와 삼불화붕소가스를 예로 들어 설명했지만, 이에 한정되는 것이 아니라 SiH2F2등 실리콘의 할로겐화물 가스와 디보란가스의 조합이나 디실란가스와 디보란가스에 할로겐계 가스를 미량으로 혼합시키는 것 등이라도 동일한 효과가 얻어진다. 또한, 산화막과 다결정 실리콘막에 끼워진 아몰퍼스실리콘막의 막두께나 불소 농도를 변하게 하는 것에 의해 산화막중에 도입되는 불소량을 제어할 수 있다.
(제 14 실시예)
도 24의 (A)-도 24의 (L)은 본 발명의 제 14 실시예에 따른 CMOS형 반도체장치의 제조방법을 단계적으로 나타내는 단면도이다.
우선, 도 24의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 p형 실리콘 기판(1)이 준비되고, 이 p형 실리콘 기판(1)의 표면에 통상의 선택 산화법에 의해 두께 0.6㎛정도의 소자 분리 절연막이 형성된다.
다음으로, 선택적으로 n형 도펜트가 고가속 에너지로 이온 주입되고, 계속해서 고온으로 열처리하는 것에 의해 웰영역(1c)이 형성된다.
다음으로, 도 24의 (B)에 나타내는 바와 같이, 웰(1c)에 열산화에 의해 두께 3-8nm의 게이트산화막(3)이 형성되고, 이 위에 게이트전극으로서 두께 200nm의 다결정 실리콘막(4)이 형성된다.
다음으로, 도 24의 (C)에 나타내는 바와 같이, 레지스트마스크(15a)를 이용하여 p채널 MOSFET를 형성하는 영역의 게이트부 및 n채널 MOSFET를 형성하는 영역의 게이트부 및 n채널 MOSFET를 형성하는 영역의 전면이 마스크된다. 다음으로, RIE에 의해 다결정 실리콘이 에칭되어 p채널 MOSFET의 게이트전극(4a)이 형성된다.
다음으로, 도 24의 (D)에 나타내는 바와 같이 레지스트마스크(15)를 제거한 후 BF2이온이, 예를 들면 가속전압 30keV, 도즈 5×1014㎝-2로 이온 주입되어 p채널 MOSFET측에 불순물 확산 영역(7pa)이 형성된다. 이 때, 동시에 n채널 MOSFET영역의 다결정 실리콘(4)중에도 BF2이온이 주입된다.
다음으로, 도 24의 (E)에 나타내는 바와 같이, 레지스트마스크(15b)를 이용하여 n채널 MOSFET를 형성하는 영역의 게이트부 및 p채널 MOSFET 형성 영역의 전면이 마스크된다. 다음으로, RIE에 의해 다결정 실리콘층(4)이 에칭되어 n채널 MOSFET의 게이트전극(4b)이 형성된다.
다음으로, 도 24의 (F)에 나타내는 바와 같이 레지스트마스크(15b)를 제거한 후 다시 p채널 MOSFET 영역에만 레지스트(15c)로 마스크된다. 계속해서, 전면에 비소 이온 또는 인이온이, 예를 들면 가속전압 30keV, 도즈 1×1015㎝-2로 이온 주입되어 n채널 MOSFET측에 불순물 확산 영역(7na)이 형성된다.
다음으로, 도 24의 (G)에 나타내는 바와 같이, LP-CVD법을 이용하여 게이트전극(4a, 4b)의 측벽에 두께 10nm정도의 실리콘 질화막으로 이루어진 측벽 절연막(12)이 형성된다. 이 측벽 절연막은 예를 들면 전면에 두께 10nm의 실리콘 질화막을 CVD법에 의해 퇴적한 후, 이방성 드라이에칭에 의해 전면 에칭하는 것에 의해 얻어진다.
다음으로, 도 24의 (H)에 나타내는 바와 같이, 레지스트마스크(15d)를 이용하여 n채널 MOSFET영역이 마스크된다. 계속해서, 붕소 이온을 예를 들면 가속전압 20keV, 도즈 3×1015㎝-2로 이온 주입되는 것에 의해 p형 소스 드레인 확산층(7pb)이 형성된다. 이때, 상기 BF2이온을 이온 주입했을 때, 다결정 실리콘 표면 및 기판 표면이 아몰퍼스화되기 때문에 붕소이온의 비정(飛程)을 작게 할 수 있다.
상기와 동일하게 하여 도 24의 (I)에 나타내는 바와 같이, 레지스트마스크(15e)를 이용하여 p채널 MOSFET영역이 마스크된다. 계속해서 비소 이온 또는 인이온을 예를 들면 가속전압 50keV, 도즈 3×1015㎝-2로 이온 주입하는 것에 의해 n형 소스 드레인 확산층(7nb)이 형성된다.
다음으로, 상기 실리콘 기판이 공기 분위기중에서 950℃, 1분간 열처리되어 각 게이트전극중의 도펜트 및 소스 드레인 확산층중의 도펜트가 활성화된다. 이때, n채널 MOSFET 및 p채널 MOSFET의 게이트전극인 다결정 실리콘(4a, 4b)중에 BF2이온으로서 주입된 불소는 열처리에 의해 게이트산화막(3)중에 확산된다.
다음으로, 도 24의 (J)에 나타내는 바와 같이, 전면에 두께 25nm의 티탄 박막, 두께 50nm의 티탄나이트라이드 박막이 스패터법에 의해 차례로 퇴적된다. 계속해서, 질소분위기중, 700℃에서 1분간의 열처리에 의해 티탄 박막이 모두 게이트 다결정 실리콘 및 실리콘 기판과 반응하고, 게이트전극 및 소스 드레인 확산층 영역위에만 티탄실리사이드막(9)이 형성된다. 이 후, 예를 들면 불화수소산의 수용액, 황산과 과산화수소의 혼합 용액에 의해 티탄나이트라이드막 및 절연막위의 미반응의 티탄 박막이 선택적으로 박리된다.
이 후, 도 24의 (K)에 나타내는 바와 같이 전면에 두께 300nm의 실리콘 산화막(10)을 CVD법에 의해 퇴적한 후, 이방성 드라이에칭에 의해 실리콘 산화막(10)에 콘택트홀이 개구된다.
다음으로, 도 24의 (L)에 나타내는 바와 같이 실리콘, 동을 각각 0.5%씩 함유한 두께 800nm의 알루미늄막을 형성한 후, 이것을 패터닝하여 소스 드레인전극(11), 게이트콘택트(4e)가 형성된다. 이 후 450℃에서 15분간 수소를 10% 함유한 질소 분위기중에서 열처리된다.
이 실시예에서는 BF2를 이온종(種)으로서 불소가 게이트전극중에 도입되어 있다. 이온종은 BF2에 한정되는 것이 아니라, 예를 들면 실리콘의 불화물 이온이나 비소 또는 인의 불화물 이온을 이용해도 동일한 효과가 얻어진다.
(제 15 실시예)
도 25의 (A)-도 25의 (L)은 본 발명의 제 15 실시예에 따른 MOS형 반도체장치의 제조방법을 단계적으로 나타내는 단면도이다.
도 25의 (A), 도 25의 (B)의 공정은 제 14 실시예의 도 24의 (A), 도 24의 (B)와 동일하게 실시된다.
다음으로, 도 25의 (C)에 나타내는 바와 같이, 실리콘 기판 전면에 BF2이온이, 예를 들면 가속전압 30keV, 도즈 5×1014㎝-2로 이온 주입된다. 이때, 다결정 실리콘중에 BF2이온으로서 주입된 불소는 게이트산화막중에 열확산된다.
다음으로, 도 25의 (D)에 나타내는 바와 같이, 레지스트마스크(15a)를 이용하여 p채널 MOSFET를 형성하는 영역의 게이트부 및 n채널 MOSFET를 형성하는 영역의 전면이 마스크된다. 다음으로, RIE에 의해 다결정 실리콘이 에칭되어 p채널 MOSFET의 게이트전극(4a)이 형성된다.
다음으로, 도 25의 (E)에 나타내는 바와 같이 p채널 MOSFET측의 게이트전극위의 레지스트마스크(15a)를 제거한 후(OK?), BF2이온이 예를 들면 가속전압 30keV, 도즈 5×1014㎝-2로 이온 주입되어 p채널 MOSFET측에 불순물 확산 영역(7pa)이 형성된다.
이후, 도 25의 (F)-도 25의 (M)의 공정은 제 14 실시예의 도 24의 (E)-도 24의 (L)의 공정과 동일하게 실시된다.
이 실시예에서도 BF2를 이온종으로서 불소가 게이트전극중에 도입되어 있다. 이온 종은 BF2에 한정되는 것이 아니라, 예를 들면 실리콘의 불화물 이온이나 비소 또는 인의 불화물 이온을 이용해도 동일한 효과가 얻어진다.
또한, p채널 MOSFET영역의 확산층(7pa)의 형성에 BF2이온 주입이 이용되고 있지만 붕소를 저가속전압, 예를 들면 5keV로 이온 주입해도 좋다. 이 경우, 소스 드레인 확산층에서 과잉 불소가 게이트산화막중에 도입되지 않기 때문에 높은 신뢰성의 게이트산화막을 실현할 수 있다.
(제 16 실시예)
도 26의 (A)-도 26의 (K)는 본 발명의 제 16 실시예에 따른 MOS형 반도체장치의 제조방법을 단계적으로 나타내는 단면도이다.
도 26의 (A), 도 26의 (B)의 공정은 제 14 실시예의 도 24의 (A), 도 24의 (B)와 동일하게 실시된다.
다음으로, 도 26의 (C)에 나타내는 바와 같이, 레지스트마스크(도시하지 않음)를 이용하여 n채널 및 p채널 MOSFET의 게이트전극(4a, 4b)이 RIE에 의해 다결정 실리콘을 에칭하여 형성된다.
다음으로, 도 26의 (D)에 나타내는 바와 같이, 실리콘 기판 전면에 BF2이온이, 예를 들면 가속전압 30keV, 도즈 5×1014㎝-2로 이온 주입된다. 그 후, 질소분위기중에서 BF2이온으로서 주입된 불소는 게이트산화막중에 열확산된다. 또한, 이 때 열처리를 실시하지 않고 이후의 공정으로 게이트전극의 다결정 실리콘중의 도펜트 및 소스 드레인 확산층의 도펜트를 활성화하는 열처리와 동시에 실시해도 동일한 효과가 얻어진다.
다음으로, 도 26의 (E)에 나타내는 바와 같이, 레지스트마스크(15b)를 이용하여 p채널 MOSFET영역이 마스크된다. 계속해서, 비소 또는 인이온이 예를 들면 가속전압 30keV, 도즈 5×1015㎝-2로 이온 주입된다. n채널 MOSFET측에 확산층(7na)이 형성된다.
이후, 도 26의 (F)-도 26의 (K)의 공정은 제 14 실시예의 도 26의 (F)-도 26의 (K)와 동일하게 실시된다.
본 실시예에 의해서도 제 14 실시예와 동일한 효과가 얻어진다.
(제 17 실시예)
도 27의 (A)-도 27의 (E)는 본 발명의 제 17 실시예에 따른 MOS형 반도체장치의 제조방법을 단계적으로 나타내는 단면도이다.
본 실시예는 소스 드레인 영역이 게이트전극 보다도 먼저 형성되는 구조로 본 발명을 적용한 예이다.
도 27의 (A)에 나타내는 바와 같이 n형 실리콘 기판(1)의 표면에 소자분리절연막(2), 웰(1a)이 형성되어 있고, 또 n채널 및 p채널형 MOSFET에는 게이트전극 보다도 먼저 소스 드레인 확산층(7na, 7pa)이 형성되어 있다.
이 구조에 대해, 도 27의 (B)에 나타내는 바와 같이 열산화에 의해 두께 3-8nm의 게이트산화막(3)이 형성되고, 이 위에 게이트전극으로서 두께 200nm의 다결정 실리콘막(4a, 4b)이 임베딩되어 형성되어 있다.
다음으로, 도 27의 (C)에 나타내는 바와 같이 실리콘 기판 전면에 BF2이온이 예를 들면 가속전압 30keV, 도즈 5×1014㎝-2로 이온 주입된다.
다음으로, 도 27의 (D)에 나타내는 바와 같이, 레지스트마스크(15d)를 이용하여 n채널 MOSFET영역이 마스크되고, 계속해서 붕소이온이 예를 들면 가속전압 20keV, 도즈 3×1015㎝-2로 이온 주입된다. 이 때, 미리 BF2이온을 다결정 실리콘중에 주입했기 때문에 다결정 실리콘 표면은 아몰퍼스화되어 있어 붕소의 비정을 작게 할 수 있다.
다음으로, 도 27의 (E)에 나타내는 바와 같이 레지스트마스크(15d)를 제거한 후, 다시한번 레지스트마스크(15e)로 p채널 MOSFET 영역이 마스크된다. 계속해서, 비소 이온 또는 인이온을 예를 들어 가속전압 40keV, 도즈 5×1015㎝-2로 이온 주입하는 것에 의해 n형 소스 드레인 확산층(7nb)이 형성된다.
이 경우, n채널 MOSFET의 게이트전극인 다결정 실리콘은 이온 주입으로 도펜트가 도입되어 있지만 이에 한정되지 않고, 예를 들면 SiH4와 PH3의 혼합가스를 이용하여 인을 함유한 다결정 실리콘을 퇴적해도 좋다.
그 후, 레지스트마스크(15e)를 제거한 후, 상기 실리콘 기판이 질소분위기중에서 850℃, 30부간 열처리된다. 이 때, 다결정 실리콘중에 BF2이온으로서 주입된 불소는 열처리에 의해 게이트산화막(3)중에 확산된다.
이후의 공정은 제 14 실시예의 도 24의 (J)-도 24의 (L)과 동일하게 실시되어 반도체장치가 완성된다.
본 실시예의 소자 구성은 소스 드레인 확산층을 게이트전극 보다도 먼저 형성하기 때문에 게이트전극중에 이온 주입된 불소를 게이트산화막으로 열확산시키는 열공정에서는 저온화할 수 있어 예를 들면 300-800℃의 범위로 실현 가능해진다.
또한, 본 실시예에서는 불소를 BF2이온으로서 도입하고 있지만 이에 한정되는 것이 아니라 불소를 비롯해 할로겐 단체, 실리콘의 할로겐화물, 인이나 비소의 할로겐화물을 이용해도 동일한 효과를 얻을 수 있다.
또한, 본 발명의 실시예에서는 게이트 절연막으로서 실리콘열산화막을 예로 들어 설명했지만, 이에 한정되는 것이 아니라 질소를 함유하는 산화막, 질화막, 그 이외의 고유전체막이라도 실현 가능하고, 또 열산화뿐만 아니라 마이크로파나 레이져광으로 활성화된 산소를 이용한 산화막이라도 동일한 효과가 얻어진다.
(제 18 실시예)
다음으로, 본 발명의 제 18 실시예에 대해서 도 28, 29의 (A)-도 29의 (L)을 참조하여 설명한다.
도 28의 구성은 제 1 실시예의 도 7과 기본적으로 동일하지만 게이트 절연막(3)(옥시나이트라이드막)에 도입된 불소(일반적으로는 할로겐 원소)의 농도는 게이트 절연막(3)의 양 계면 근방의 농도가 게이트 절연막(3)의 중앙부 근방의 농도와 동등하거나 또는 그 이상이 되는 분포로 되어 있다. 또한, 게이트 절연막(3)중의 할로겐원소의 최대 원소 농도는 1020-1021/㎝-3으로 되어 있다.
이하, 도 28에 나타낸 n채널 MIS트랜지스터의 제조공정에 대해서 도 29의 (A)-도 29를 참조하여 설명한다.
우선, 도 29의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 p형 실리콘 기판(1)이 준비되고, 이 p형 실리콘 기판(1)의 표면에 통상의 선택 산화법에 의해 두께 0.6㎛ 정도의 소자 분리 절연막(2)이 형성된다.
다음으로, 도 29의 (B)에 나타내는 바와 같이, 예를 들면 건조산소에 의한 열산화에 의해 두께 6nm의 실리콘 산화막을 형성한 후, 예를 들면 암모니아(NH3)가스 분위기중의 이 실리콘 산화막을 노출하는 것에 의해 게이트 절연막으로서 질소원자가 도입된 옥시나이트라이드막(3)이 형성된다.
계속해서, 게이트 절연막(3)위에 게이트전극이 되는 두께 200nm의 다결정 실리콘막(4)이 퇴적된다. 이 다결정 실리콘막중, 예를 들면 옥시염화인(POCl3)을 이용하여 인이 확산되고 (850℃, 30분간) 다결정 실리콘막(4)이 저저항화된다.
다음으로, 도 29의 (C)에 나타내는 바와 같이, 전면에 예를 들면 가속전압 80keV, 도즈 1×1015㎝-2로 불소가 이온 주입된다. 이 때, 이온 주입 직후의 불소의 농도 분포는 옥시나이트라이드막(3)중을 피크로 하여 실리콘 기판(1) 및 다결정 실리콘막(4)으로 넓혀진 분포가 되도록 한다. 계속해서, 이것을 예를 들면 질소 분위기중에서 850℃, 30분간 열처리하는 것에 의해 실리콘 기판(1), 게이트 절연막(3) 및 다결정 실리콘막(4)에 주입된 불소가 게이트 절연막(3)의 양 계면으로 확산된다. 불소의 확산 및 확산된 불소의 파일업 등에 의해 게이트 절연막(3)의 양계면 근방의 불소 농도가 게이트 절연막(3)의 중앙부 근방의 불소 농도와 동등하거나 또는 그 이상이 된다.
이하, 도 29의 (D)-도 29의 (L)의 공정은 제 1 실시예의 도 8의 (D)-도 8의 (L)과 동일하게 실시된다.
또한, 본 실시예에서 불소의 이온 주입은 게이트전극이 되는 다결정 실리콘막중에 직접 실시되었지만 이온 주입시의 금속 불순물의 혼입을 피하기 위해 다결정 실리콘막위에 산화막을 예를 들면 20nm 형성하고, 이것을 통과시키도록 불소의 이온 주입을 실시해도 좋다.
또한, 본 실시예에서는 게이트 절연막중에 피크가 오도록 불소를 이온 주입했지만 이온 주입시의 가속전압을 컨트롤하여 게이트전극중, 게이트 절연막중 및 기판중의 각각에 피크가 오도록 불소를 이온 주입해도 좋다.
(제 19 실시예)
다음으로, 본 발명의 제 19 실시예에 대해서 도 30의 (A)-도 30의 (N)을 참조하여 설명한다. 또한, 최종적인 구조는 도 28과 동일하기 때문에 설명은 생략한다.
우선, 도 30의 (A)에 나타내는 바와 같이, 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 p형 실리콘 기판(1)이 준비되고, 이 p형 실리콘 기판(1)의 표면에 통상의 선택 산화법에 의해 두께 0.6㎛ 정도의 소자 분리 절연막(2)이 형성된다.
다음으로, 도 30의 (B)에 나타내는 바와 같이 이 실리콘 기판(1)의 표면에 불소 이온이, 예를 들면 가속전압 10keV, 도즈 1×1015㎝-2로 이온 주입된다.
다음으로, 도 30의 (C)에 나타내는 바와 같이 예를 들면 건조 산소에 의한 열산화에 의해 두께 6nm의 실리콘 산화막이 형성되고, 예를 들면 암모니아 분위기중에 이 실리콘 산화막을 노출하여 질소원자가 도입되어 게이트 절연막이 되는 옥시나이트라이드막(3)이 형성된다.
다음으로, 도 30의 (D)에 나타내는 바와 같이, 다결정 실리콘막(4)을 형성한 후, 예를 들면 옥시염화인(phosphorus oxychloride)을 이용하여 인의 확산(850℃, 30분간)이 실시되고 다결정 실리콘막(4)중에 인이 도입되어 저저항화된다.
다음으로, 도 30의 (E)에 나타내는 바와 같이 다결정 실리콘막(4)위에 CVD 실리콘 산화막(6)이 퇴적된다. 계속해서, 다결정 실리콘막(6)중에 불소가, 예를 들면 가속전압 30keV, 도즈 1×1015㎝-2로 이온 주입된다. 이 때 불소의 피크농도가 다결정 실리콘막(4)중이 되도록 이온 주입이 실시된다.
계속해서, 이것을 예를 들면 질소분위기중에서 850℃, 30분간 열처리하는 것에 의해 실리콘 기판(1)중에 도입된 불소 및 다결정 실리콘막(4)중에 도입된 불소가 옥시나이트라이드막(3)의 양 계면으로 확산된다. 이것에 의해 게이트 절연막(3)의 양 계면 근방의 불소 농도가 게이트 절연막(3)의 중앙부 근방의 불소 농도와 동등하거나 또는 그 이상이 된다.
다음으로, 도 30의 (F)에 나타내는 바와 같이, 다결정 실리콘막(4) 및 CVD실리콘 산화막(6)을 레지스트마스크를 이용한 반응성 이온 에칭으로 게이트부가 형성된다.
다음으로, 도 30의 (G)에 나타내는 바와 같이, 게이트부를 마스크로서, 예를 들면 인이 도즈 1×1015㎝-2로 이온 주입된다. 주입된 인이온은 실리콘 기판 내부에서 가속 에너지에 존재하는 피크 깊이를 중심으로 분포된다. 그 후, 예를 들면 950℃, 30초간의 열처리를 실시하여 인을 실리콘 기판중으로 확산하여 활성화시키는 것에 의해 소스 드레인영역이 되는 확산층(7a)이 형성된다.
이하, 도 30의 (H)-도 30의 (N)의 공정은 제 1 실시예의 도 8의 (F)-도 8의 (L)과 동일하기 때문에 설명을 생략한다.
예를 들면 불소의 이온 주입후에 고온의 열처리가 불가능한 소자에 대해 본 발명은 적용한 경우, 게이트 절연막을 통과하도록 불소를 이온 주입하면 게이트 절연막 구조를 재구축할 수 없다. 상기 실시예와 같이 실리콘 기판 및 게이트전극이 되는 다결정 실리콘막에 각각 불소를 도입하면 게이트 절연막중의 결합을 이온 주입에 의해 절단하지 않고 게이트 절연막의 양 계면에 효과적으로 불소를 도입할 수 있다.
또한, 상기 각 제 18 ,19 실시예에서는 게이트 절연막으로서 옥시나이트라이드막을 예로 들어 설명했지만, 예를 들면 SiH2Cl2이나 SiCl4와 NH3등을 이용하여 성막한 실리콘 질화막이나 NH3등으로 실리콘 기판 표면을 직접 질화하여 형성한 실리콘 질화막을 이용해도 동일한 효과를 얻는 것이 가능하다. 또한, 예를 들면 BSTO(barium strontium titanate OK?)와 같은 강유전체막을 이용한 경우에도 동일한 효과를 얻는 것이 가능하다.
(제 20 실시예)
다음에 본 발명의 제 20 실시예에 대해 도 31, 32의 (A)-21의 (M)을 참조하여 설명한다. 본 실시예는 전기적인 입력 및 소거가 가능한 불휘발성 반도체 메모리(EEPROM)에 본 발명을 적용한 것이다.
도 31에 있어서 p형 실리콘 기판(1)상에 소자분리 절연막이 되는 실리콘 열산화막(2)이 형성되어 있다. 실리콘 기판(1) 표면에는 제 1 게이트 절연막(3a)이 형성되어 있고, 제 1 게이트 절연막(3a) 상에는 제 1 게이트 전극(플로팅 게이트)이 되는 제 1 폴리실리콘막(4a)이 형성되어 있다. 제 1 게이트 절연막(3a)에는 불소 원자(일반적으로는 할로겐 원소)가 도입되어 있고, 제 1 게이트 절연막(3a)의 양계면 근방의 불소 농도가 제 1 게이트 절연막(3a)의 중앙부 근방의 불소 농도와 동등 또는 그 이상이 된다.
제 1 폴리실리콘막(4a)상에는 제 2 게이트 절연막(3b)이 형성되어 있고, 제 2 게이트 절연막(3b)상에는 제 2 게이트 전극(컨트롤 게이트)이 되는 제 2 폴리실리콘막(4b)이 형성되어 있다. 제 2 게이트 절연막(3b)에는 불소원자(일반적으로는 할로겐 원소)가 도입되어 있고, 제 2 게이트 절연막(3b)의 양계면 근방의 불소농도가 제 2 게이트 절연막(3b)의 중앙부 근방이 불소 농도와 동등 또는 그 이상이 된다.
제 2 폴리실리콘막(4b) 상에는 CVD 실리콘 산화막(6a)이 형성되어 있고, 게이트부의 측벽에는 실리콘 산화막(6b)이 형성되어 있다. 또, 제 1 게이트 전극(4a)의 양단 근방의 실리콘 기판(1) 표면에는 인의 이온 주입에 의해 n형 소스 드레인 확산층(7a)이 형성되어 있다. 또, 전면에 형성된 층간 절연막이 되는 CVD실리콘 산화막(10)에는 컨택트 구멍이 개구되고, 배선이 되는 Al전극(11)이 형성되어 있다.
이와 같이 제 1 게이트 절연막(3a) 및 제 2 게이트 절연막(3b)의 양절연막의 양계면에 불소를 도입하는 것에 의해 전자를 고전계로 터널시키는 제 1 게이트 절연막의 절연파괴 내성과 스트레스 리크 특성이 개선된다.
또한, 전자의 출입을 컨트롤하는 제 2 게이트 전극(4b) 밑에 형성된 제 2 절연막(3b)의 특성도 균질화시키는 것이 가능해진다. 특히, 제 1 게이트 절연막(3a)은 기판(1)에서 전자를 제 1 게이트 전극(4a)에 주입하거나, 반대로 제 1 게이트 전극(4a)에서 기판(1)으로 전자를 방출시킨다.
따라서, 불소를 제 1 게이트 절연막(3a)의 양계면에 도입하는 것에 의해 그 양방향의 스트레스에 대한 절연파괴 내성을 개선시킬 수 있고, 고성능화, 고신뢰화를 달성하는 것이 가능해진다.
이하, 도 31에 나타낸 불휘발성 반도체 메모리의 제조공정에 대해 도 32의 (A)-32의 (M)을 참조하여 설명한다.
우선, 도 32의 (A)에 나타낸 바와 같이 예를 들면 면방위(100), 비저항 4∼6Ωm의 p형 실리콘 기판이 준비되고, 이 p형 실리콘 기판(1)의 표면에 통상의 선택산화법에 의해 두께 0.6㎛ 정도의 소자분리 절연막(2)이 형성된다.
이어서, 도 32의 (B)에 나타낸 바와 같이 예를 들면 버퍼 열산화막을 통해 실리콘 기판의 표면영역에 예를 들면 불소 이온이 가속전압 10KeV, 도즈 1×1015/㎝-2로 이온주입된다.
다음에, 도 32의 (C)에 나타낸 바와 같이 버퍼 열산화막을 플루오로 암모늄 용액 등으로 제거한 후, 예를 들면 건조산소에 의한 열산화에 의해 두께 6㎚의 실리콘 산화막이 형성된다. 이어서, 예를 들면 암모니아(NH3) 가스 분위기중에 이 실리콘 산화막을 노출시켜 질소원자를 도입하는 것에 의해 제 1 게이트 절연막이 되는 옥시나이트라이드막(3a)이 형성된다.
다음에 도 32의 (D)에 나타낸 바와 같이 제 1 게이트 절연막(3a) 상에 플로팅 게이트가 되는 두께 200㎚의 다결정 실리콘막(4a)이 퇴적된다. 이어서, 예를 들면 옥시염화 인(POCl3)에 의해 850℃, 30분간의 인확산처리가 실시되고, 이 다결정 실리콘막(4a)중에 인을 도핑하여 다결정 실리콘막(4a)이 저저항화된다. 또, 예를 들면 실란(SiH4)가스와 포스핀(PH3)가스를 반응시켜 인을 포함한 폴리실리콘막을 퇴적하도록 해도 좋다. 또, 인이온을 이온주입하여 예를 들면 질소분위기중에서 900℃, 30분간 열처리를 하여 인을 활성화시키고, 다결정 실리콘막의 저항을 저하시켜도 좋다.
다음에, 도 32의 (E)에 나타낸 바와 같이 다결정 실리콘막(4a) 중에 예를 들면 불소이온이 가속 전압 30KeV, 도즈 1×1015/㎝-2로 이온주입된다.
다음에, 도 32의 (F)에 나타낸 바와 같이 제 2 게이트 절연막이 되는 두께 5㎚의 CVD 실리콘 산화막(3b), 컨트롤 게이트가 되는 두께 200㎚의 다결정 실리콘막(4b)이 연속적으로 퇴적된다. 이어서, 예를 들면 옥시염화 인(POCl3)에 의해 850℃, 30분간 인 확산처리를 실시하고, 다결정 실리콘막(4b) 중에 인을 도핑하는 것에 의해 다결정 실리콘막(4b)이 저저항화된다.
다음에, 도 32의 (G)에 나타낸 바와 같이 다결정 실리콘막(4b) 중에 예를 들면 가속전압 30KeV, 도즈 1×1015㎝-2로 불소가 이온주입된다. 이어서, 질소분위기 중에서 850℃, 30분간의 열처리가 실행된다. 이 열처리에 의해 최종적으로 다결정 실리콘막(4a) 중에 도입된 불소는 옥시나이트라이드막(3a) 및 실리콘 산화막(3b) 중에 확산하고, 다결정 실리콘막(4b) 중에 도입된 불소는 실리콘 산화막(3b) 중에 확산한다. 또, 실리콘 기판(1)에 도입된 불소도 옥시나이트라이드막(3a) 중에 확산한다. 이것에 의해 옥시나이트라이드막(3a)의 양계면 근방의 불소 농도가 그 중앙부 근방의 불소 농도와 동등 또는 그 이상이 된다. 실리콘 산화막(3b)의 양계면 근방의 불소 농도도 그 중앙부 근방의 불소 농도와 동등 또는 그 이상이 된다.
다음에, 도 32의 (H)에 나타낸 바와 같이 전면에 CVD산화막(6a)이 퇴적된다.
다음에, 도 32의 (I)에 나타낸 바와 같이 CVD 산화막(6a), 다결정 실리콘막(4b), 실리콘 산화막(3b) 및 다결정 실리콘막(4a)을 레지스트 마스크를 이용하여 반응성 이온 에칭에 의해 게이트부가 형성된다. 이어서, 수소 및 산소의 혼합 가스에 의한 연소산화법 등을 이용하여 산화막(6b)이 형성된다.
다음에, 도 32의 (J)에 나타낸 바와 같이 예를 들면 인이 도즈 5×1015㎝-2로 이온주입된다. 그 후, 예를 들면 950℃, 30초간의 열처리를 실행하고, 인을 실리콘 기판중에 확산하여 활성화시키는 것에 의해 소스 드레인 영역이 되는 확산층(7a)이 형성된다.
다음에, 도 32의 (K)에 나타낸 바와 같이 전면에 두께 300㎚의 실리콘 산화막(10)이 CVD법에 의해 퇴적된다.
다음에, 도 32의 (L)에 나타낸 바와 같이 이방성 드라이 에칭에 의해 실리콘 산화막(10)에 컨택트 호울이 개구된다.
마지막으로 도 32의 (M)에 나타낸 바와 같이 실리콘 및 동을 각각 예를 들면 0.5%씩 함유하는 두께 800㎚의 알루미늄막을 형성한 후, 이것을 패터닝하여 소스 드레인 전극(11)이 형성된다. 이 후, 450℃에서 15분간, 수소를 10% 포함하는 질소분위기에서 열처리가 실행된다.
이것에 의해 제 1 게이트 절연막(3a)의 양계면 및 제 2 게이트 절연막(3b)의 양계면에 불소를 도입시킬 수 있고, 또 각각의 계면에 존재하는 불소량은 각각의 이온주입 시의 도즈로 제어하는 것이 가능하다. 따라서, 입력·소거시의 전기적 스트레스에 대한 신뢰성을 대폭 개선시키는 것이 가능해진다.
(제 21 실시예)
다음에, 본 발명의 제 21 실시예에 대해 도 33의 (A)-33의 (K)를 참조하여 설명한다. 또, 최종적인 구조는 도 31과 같기 때문에 설명을 생략한다.
우선, 도 33의 (A)에 나타낸 바와 같이 예를 들면 면방위(100), 비저항 4∼6Ω㎝의 p형 실리콘 기판(1)을 준비하고, 이 p형 실리콘 기판(1)의 표면에 통상의 선택산화법에 의해 두께 0.6㎛ 정도의 소자 분리절연막(2)이 형성된다.
다음에, 도 33의 (B)에 나타낸 바와 같이 예를 들면 건조산소에 의한 열산화에 두께 6㎚의 실리콘 산화막이 형성된다. 이어서 예를 들면 암모니아 가스 분위기중에 이 실리콘 산화막을 노출시키는 것에 의해 실리콘 산화막 중에 질소원자가 도입되고, 제 1 게이트 절연막이 되는 옥시나이트라이드막(3a)이 형성된다.
다음에, 도 33의 (C)에 나타낸 바와 같이 옥시나이트라이드막(3a)상에 제 1 게이트 전극이 되는 두께 200㎚의 다결정 실리콘막(4a)이 퇴적된다. 이어서, 예를 들면 옥시염화 인(POCl3)에 의해 850℃, 30분간의 인 확산처리가 실시되고, 다결정 실리콘막(4a)중에 인이 도핑되고, 다결정 실리콘막(4a)이 저저항화된다.
다음에 도 33의 (D)에 나타낸 바와 같이 제 2 게이트 절연막이 되는 두께 5㎚의 CVD 실리콘 산화막(3b), 제 2 게이트 전극이 되는 두께 200㎚의 다결정 실리콘막(4b)이 연속적으로 퇴적된다. 이어서, 예를 들면 옥시염화 인(POCl3)에 의해 850℃, 30분간의 인 확산처리가 실시되고, 다결정 실리콘막(4b) 중에 인이 도핑되는 것에 의해 다결정 실리콘막(4b)이 저저항화된다.
다음에 도 33의 (E)에 나타낸 바와 같이 전면에 CVD 산화막(6a)이 퇴적된다.
다음에 도 33의 (F)에 나타낸 바와 같이 CVD 산화막(6a), 다결정 실리콘막(4b), 실리콘 산화막(3b), 다결정 실리콘막(4a) 및 옥시나이트라이드막(3a)을 레지스트 마스크를 이용하여 반응성 이온에칭하는 것에 의해 게이트부가 형성된다.
다음에 도 33의 (G)에 나타낸 바와 같이 예를 들면 SiF4가스와 산소가스의 혼합가스를 이용한 플라즈마 CVD법에 의해 전면에 불소를 함유하는 실리콘 산화막(12)이 형성된다. 이어서, 예를 들면 질소분위기중에서 850℃, 30분간의 열처리를 실시하는 것에 의해 실리콘 산화막(12)에서 불소가 확산된다. 이것에 의해 옥시나이트라이드막(3a)의 양계면 근방의 불소농도가 그 중앙부 근방의 불소농도와 동등 또는 그 이상이 되고, 실리콘 산화막(3b)의 양계면 근방의 불소농도가 그 중앙부 근방의 불소농도와 동등 또는 그 이상이 된다.
다음에 도 33의 (H)에 나타낸 바와 같이 수소 및 산소의 혼합가스에 의한 연소산화법 등을 이용하여 산화막(6b)이 형성된다. 이어서 예를 들면 인이 도즈 5×1015㎝-2로 이온주입된다. 그 후, 예를 들면 950℃, 30초간의 열처리를 실행하고, 인을 실리콘 기판중에 확산하여 활성화시키는 것에 의해 소스 드레인 영역이 되는 확산층(7a)이 형성된다.
다음에, 도 33의 (I)에 나타낸 바와 같이 전면에 두께 300㎚의 실리콘 산화막(10)이 CVD법에 의해 퇴적된다.
다음에 도 33의 (J)에 나타낸 바와 같이 이방성 드라이 에칭에 의해 실리콘 산화막(10)에 컨택트 호울이 개구된다.
마지막으로 도 33의 (K)에 나타낸 바와 같이 실리콘 및 동을 각각 예를 들면 0.5%씩 함유하는 두께 800㎚의 알루미늄막을 형성한 후, 이것을 패터닝하여 소스 드레인 전극(11)이 형성된다. 이 후, 450℃에서 15분간 수소를 10% 함유하는 질소분위기에서 열처리가 실행된다.
이와 같이 게이트부의 측면에서 불소 함유 실리콘 산화막(12)에 포함되는 불소를 확산시키는 것에 의해 제 1 게이트 절연막(3a)의 양계면 및 제 2 게이트 절연막(3b)의 양계면에 불소를 도입시킬 수 있고, 또 각각의 계면에 존재하는 불소량은 퇴적하는 불소 함유 실리콘 산화막중의 불소 농도로 제어하는 것이 가능해진다.
또, 본 실시예에 있어서는 게이트 가공 후에 불소함유 실리콘 산화막을 퇴적하여 여기에서 불소를 확산시키지만 예를 들면 도 34에 나타낸 바와 같이 게이트 가공 후에 불소를 기판(1)에 대해 경사방향에서 이온주입하는 것에 의해 다결정 실리콘막(4a, 4b), 게이트 절연막(3a, 3b)에 불소를 도입시키도록 해도 좋다.
이와 같이 할로겐 원소를 게이트 절연막의 계면에 도입하는 것에 의해 절연막의 절연파괴와 저전계 리크 전류 등의 문제를 대폭 개선할 수 있고, 소자 특성과 신뢰성의 향상을 꾀할 수 있다.
(제 22 실시예)
이 이후의 실시예는 게이트 절연막 중의 할로겐 원소의 농도가 채널 방향의 양단에 있어서 최대가 되는 실시예를 설명한다. 이 경우도 게이트 절연막 중의 할로겐 원소의 최대 원소 농도는 1020-1021㎝-3이고, 채널방향의 양단에 존재한다.
도 35는 본 발명의 제 22 실시예에 관련된 n채널 MOS트랜지스터의 단면도이다.
p형 실리콘 기판(111)상에는 소자분리 영역(121)에 둘러싸인 소자영역이 형성되어 있고, 이 소자영역에는 소스영역(112), 드레인 영역(113), 게이트 절연막(114), 폴리실리콘막으로 이루어진 게이트 전극(115) 등이 형성되어 있다. 게이트 절연막(114)으로서는 수소연소 분위기중에서 형성된 게이트 산화막이 이용되고 있고, 이 게이트 산화막중에는 도 36에 나타낸 바와 같이 소스 드레인 영역 근방(A, A' 근방)에서 F농도가 높고, 소스 드레인 영역에 끼워진 채널영역 중앙부 근방에서 F농도가 낮아지도록 F원자가 도입되고 있다. 게이트 전극(115)의 측벽에는 실리콘 질화막으로 이루어진 측벽막(20)(반드시 설치할 필요는 없다)이 형성되어 있고, 또 전면에 형성된 CVD실리콘 산화막(116)에 설치한 컨택트 구멍을 통해 소스 영역(112), 드레인 영역(113) 및 게이트 전극(115)에 접속된 Al전극(소스전극(117), 드레인 전극(119) 및 상부 게이트 전극(118))이 형성되어 있다.
다음에, 도 35에 나타낸 제 22 실시예의 MOS트랜지스터의 제조방법의 일례를 도 37의 (A)-37의 (F)를 참조하여 설명한다. 또 본 예에서는 도 35에 나타낸 게이트 측벽 절연막에 대해서는 생략하고 있다.
우선, 도 37의 (A)에 나타낸 바와 같이 p형 실리콘 기판(111) 상에 반응성 이온 에칭에 의해 소자분리를 위한 홈이 형성되고, 예를 들면 LP-TEOS막을 이용하여 홈이 임베딩되고, 소자 분리영역(21)이 형성된다.
다음에, 도 37의 (B)에 나타낸 바와 같이 예를 들면 750℃에서의 수소연소산화를 이용하여 실리콘 기판(111) 상에 게이트 산화막(114)이 형성된다.
또, 도 37의 (C)에 나타낸 바와 같이 화학기상 성장법에 의해 게이트 전극이 되는 폴리실리콘막(115)이 전면에 퇴적된다.
다음에, 도 37의 (D)에 나타낸 바와 같이 전면에 포토레지스트(123)가 도포되고, 이것이 패터닝된다. 다음에, 패터닝된 포토레지스트(123)를 마스크로 하여 반응성 이온 에칭에 의해 폴리실리콘막(115)이 게이트 패턴에 패터닝된다. 이어서 예를 들면 가속전압 20KeV, 도즈 1×1016㎝-2의 비소의 이온주입을 실행하는 것에 의해 소스영역(112) 및 드레인 영역(113)이 형성된다.
다음에 도 37의 (E)에 나타낸 바와 같이 전면에 CVD 실리콘 산화막(116)이 퇴적된다. 그 후, 예를 들면 가속전압 20KeV, 도즈 1×1014㎝-2로 불소를 CVD 실리콘 산화막(116) 중에 이온주입하고, 이어서 예를 들면 850℃, 30분간의 질소 가스 분위기에서의 어닐을 실행하는 것에 의해 CVD 실리콘 산화막(116) 중의 불소 원자가 게이트 산화막(114) 중에 확산된다. 이 때, 실리콘 기판(111) 표면의 채널 영역상에는 게이트 전극(115)이 형성되기 때문에 소스영역(112) 및 드레인 영역(113)에서 채널영역 중앙부를 향함에 따라 게이트 산화막(114) 중에 도입되는 불소 원자의 농도가 낮아진다.
마지막으로 도 37의 (F)에 나타낸 바와 같이 CVD 실리콘 산화막(116)에 컨택트 구멍을 개구하고, 이어서 전면에 Al을 스패터한 후, 반응성 이온 에칭에 의해 Al이 패터닝되고, 소스 전극(17), 상부 게이트 전극(18) 및 드레인 전극(19)이 형성된다.
이상의 공정에 의해 게이트 산화막의 채널방향의 양단에 있어서 할로겐 원소의 농도가 최대가 되는 MOS 트랜지스터가 완성된다.
(제 23 실시예)
도 38은 본 발명의 제 23 실시예에 관련된 n채널 MOS트랜지스터의 단면도이다.
본 실시예에서는 p형 실리콘 기판(131)상에 RIE에 의해 형성된 홈부(trench) 및 이것을 둘러싼 볼록부(46)가 형성되어 있고, 홈부 근방의 영역에 MOS트랜지스터가 형성되어 있다. 즉, 홈 바닥부 아래쪽에 소스영역(132)이 형성되고, 기판(131)의 볼록부(146)의 상부에 드레인 영역(133)이 형성되어 있다.
또, 홈부의 내벽에 예를 들면 수소연소산화를 이용하여 게이트 산화막(134)이 형성되어 있고, 이 게이트 산화막(134)의 내측에 폴리실리콘막으로 이루어진 게이트 전극(135)이 형성되어 있다. 홈 내는 예를 들면 LP-TEOS막(147)으로 임베딩되어 있다. 또, 전면에 형성된 CVD 실리콘 산화막(136)에 설치한 컨택트 구멍을 통해 Al전극(148)이 형성되어 있다.
다음에, 도 38에 나타낸 MOS트랜지스터의 제 1 제조방법예를 도 39의 (A)-39의 (F)를 참조하여 설명한다.
우선, 도 39의 (A)에 나타낸 바와 같이 p형 실리콘 기판(131)에 반응성 이온 에칭에 의해 홈(145) 및 이 홈(145)을 둘러싼 볼록부(146)가 형성된다. 이어서, 예를 들면 가속전압 20KeV, 도즈 1×1016㎝-2로 비소가 이온주입되고, 소스 영역(132) 및 드레인 영역(133)이 형성된다.
다음에, 도 39의 (B)에 나타낸 바와 같이 예를 들면 750℃에서의 수소연소산화를 이용하여 게이트 산화막(134)이 실리콘 기판(31) 표면에 성장된다.
또, 도 39의 (C)에 나타낸 바와 같이 화학기상 성장법에 의해 게이트 전극이 되는 폴리실리콘막(135)을 전면에 퇴적한 후, 반응성 이온 에칭법에 의해 폴리실리콘막(135)을 패터닝하여 게이트 전극이 형성된다.
다음에, 도 35의 (D)에 나타낸 바와 같이 불소원자를 함유한 LP-TEOS막(147)이 전면에 퇴적되어 홈 내를 임베딩한다. 이 때, 첨가하는 불소원자의 농도가 LP-TEOS막(147)의 성막이 시작과 끝에서 높아지도록 성막 가스 중의 불소(불소 화합물)의 농도가 시간의 경과에 맞추어 제어된다. 이것에 의해 소스영역(132) 및 드레인 영역(133) 근방에 퇴적된 LP-TEOS막(147) 중의 불소 농도가 그 사이의 LP-TEOS막(147) 중의 불소 농도보다도 높아진다.
다음에 도 39의 (E)에 나타낸 바와 같이 임베딩된 LP-TEOS막(147)을 레지스트 에치백법에 의해 에치백하여 평탄화한 후, 전면에 CVD실리콘 산화막(136)이 퇴적된다. 그 후, 예를 들면 850℃, 30분간의 질소가스 분위기에서의 어닐을 실행하고, 홈 내에 임베딩된 LP-TEOS막(47)중의 불소 원자가 게이트 산화막(34) 중에 도입된다. 이것에 의해 소스 영역(132) 및 드레인 영역(133) 근방의 농도가 높아지도록 프로파일로 게이트 산화막(134) 중에 불소 원자를 도입할 수 있다.
마지막으로 도 39의 (F)에 나타낸 바와 같이 CVD 실리콘 산화막(136)에 컨택트 구멍을 개구한 후, 전면에 Al을 스패터하고, 또 반응성 이온 에칭에 의해 퇴적한 Al막을 패터닝하여 Al전극(48)이 형성된다.
또, 본 실시예에서는 소스영역(132) 및 드레인 영역(133) 근방의 불소 농도가 높아지도록 했지만, LP-TEOS막(147)을 성막할 때에 첨가하는 불소원자의 농도가 LP-TEOS막(147)의 성막의 끝쪽만 높아지도록 하고, 드레인 영역(133) 근방의 게이트 산화막(134)에만 고농도의 불소원자를 도입하도록 해도 좋다.
다음에 도 38에 나타낸 MOS트랜지스터의 제 2 제조방법예를 도 40의 (A)-40의 (D)를 참조하여 설명한다.
우선, 상기한 도 39의 (A)-39의 (C)까지의 공정이 실시되고 도 40의 (A)에 나타낸 바와 같은 구조가 제작된다.
다음에 40의 (D)에 나타낸 바와 같이 전면에 LP-TEOS막(147a)이 퇴적된다. 이 때, LP-TEOS막(147a)은 홈 내부 전체를 임베딩하는 것이 아니라, 홈 바닥부의 윗쪽에 틈이 생기도록 해 둔다. 그 후, 예를 들면 가속전압 25Kev, 도즈량 1×1014㎝-2로 불소가 LP-TEOS막(47a) 중에 이온주입된다. 이 때, 이온주입은 기판 윗쪽에서 실행되기 때문에 홈의 측벽 중앙부에 형성되어 있는 LP-TEOS막(147a)중에는 불소 원자는 그다지 주입되지 않고, 도면 중 도트로 나타낸 바와 같이 홈 바닥부와 홈 상부의 영역에 고농도로 주입된다.
다음에 도 40의 (C)에 나타낸 바와 같이 전면에 LP-TEOS막(47b)이 홈부의 틈을 매우도록 퇴적된다. 이어서, LP-TEOS막(147a, 147b)을 레지스트 에치백법에 의해 에치백하여 평탄화한 후, 전면에 CVD 실리콘 산화막(136)이 퇴적된다. 그 후, 예를 들면 850℃, 30분간의 질소가스 분위기에서의 어닐을 실행하고, 홈 내에 임베딩된 LP-TEOS막(147a) 중의 불소 원자가 게이트 산화막(34) 중에 확산된다. 이것에 의해 소스영역(132) 및 드레인 영역(133) 근방의 농도가 높아지도록 프로파일하고, 게이트 산화막(34) 중에 불소 원자를 도입할 수 있다.
마지막으로 도 40의 (D)에 나타낸 바와 같이 CVD 실리콘 산화막(136)에 컨택트 구멍을 개구한 후, 전면에 Al을 스패터하고, 또 반응성 이온 에칭에 의해 퇴적한 Al막을 패터닝하여 Al전극(148)이 형성된다.
(제 24 실시예)
다음에, 본 발명의 제 24 실시예에 대해 도 41의 (A), 41의 (B)를 참조하여 설명한다. 본 실시예는 불휘발성 반도체 메모리(EEPROM)에 대해 본 발명을 적용한 것이다.
우선 도 41의 (A)에 나타낸 바와 같이 소자분리영역(161)이 형성된 p형 실리콘 기판(151)상에 터널 산화막(154), 불순물을 도핑하면서 퇴적한 플로팅 게이트가 되는 폴리실리콘막(162), 인터폴리 절연막(165) 및 컨트롤 게이트가 되는 불순물을 도핑하면서 퇴적한 폴리실리콘막(166)이 연속적으로 성막된다. 그 후, 이러한 적층막이 반응성 이온 에칭에 의해 패터닝된다. 이어서, n형 불순물의 이온주입에 의해 소스영역(152) 및 드레인 영역(153)이 형성되고, 또 전면에 CVD 실리콘 산화막(56)이 퇴적된다.
다음에, 불소를 CVD 실리콘 산화막(156) 중에 이온주입한 후, 질소가스 분위기에서의 어닐을 실행하고, CVD 실리콘 산화막(156) 중의 불소 원자가 터널 산화막(154) 중에 확산된다. 이 때, 실리콘 기판(151) 표면의 채널 영역상에는 플로팅 게이트(162) 및 컨트롤 게이트(166)가 형성되어 있기 때문에 소스영역(152) 및 드레인 영역(153)에서 채널 영역 중앙부를 향함에 따라 터널 산화막(154) 중에 도입된 불소 원자의 농도가 낮아진다.
마지막으로 도 41의 (B)에 나타낸 바와 같이 CVD 실리콘 산화막(156)에 컨택트 구멍이 개구되고, 이 컨택트 구멍을 통해 소스 전극(157), 상부 게이트 전극(158) 및 드레인 전극(159)이 형성된다.
이와 같이 게이트 절연막 중의 할로겐 원소에 농도 분포를 갖게 하는 것에 의해 게이트 절연막의 트랩의 증가 및 절연파괴 내성의 열화를 억제할 수 있고, 반도체 소자의 소자 특성과 신뢰성의 향상을 꾀할 수 있다.
(제 25 실시예)
도 42의 (A)-42의 (I)는 본 발명의 제 25 실시예에 관련된 MOSFET의 제조공정을 단계적으로 나타낸 단면도이다.
우선, 도 42의 (A)에 나타낸 바와 같이 p형 실리콘 기판(211)상에 RIE에 의해 홈이 형성되고, 예를 들면 LP-TEOS막을 이용하여 이러한 홈이 임베딩되고, 소자 분리막(212)이 형성된다.
이어서 도 42의 (B)에 나타낸 바와 같이 예를 들면 750℃, 1기압에 있어서 산소 가스와 수소 가스의 혼합가스 중에 실리콘 기판을 노출시켜 실리콘 산화막이 형성된다. 그 후, 예를 들면 900℃에 있어서, 질소 가스로 10%로 희석된 일산화질소가스(NO), 또는 일산화이질소가스(N2O) 중에 실리콘 산화막을 노출시켜 실리콘 산화막 중에 질소원자가 도입되고 실리콘 절연막(214)이 형성된다.
또, 도 42의 (C)에 나타낸 바와 같이 화학기상 성장법에 의해 게이트 전극이 되는 폴리실리콘막(222)이 전면에 퇴적된다.
다음에 도 24의 (D)에 나타낸 바와 같이 레지스트 마스크(도시하지않음)를 사용하여 폴리실리콘막(222)이 게이트 전극형상으로 가공된다. 또, 전면에 예를 들면 450℃, 압력 10mTorr 내지 1기압에 있어서 질소가스로 희석한 SiH4가스와 NH3가스의 혼합가스를 이용하여 예를 들면 5-200㎚의 CVD 실리콘 질화막(224)이 퇴적된다.
이어서, 도 42의 (E)에 나타낸 바와 같이 가속전압 10-50KeV, 도즈 1×1013-1×1016㎝-2로 불소 이온이 실리콘 질화막(224)의 전면에 주입된다. 이어서 시료는 예를 들면 800 내지 850℃의 온도로 1-60분간의 질소가스 분위기중에 노출되어 주입된 불소 원자가 p형 실리콘 기판(211) 및 실리콘 절연막(214) 중에 도입된다.
이 공정 이후는 실리콘 질화막(224)이 RIE에 의해 에칭되고, 게이트 측벽막(224)이 형성되며(도 42의 (F)), 예를 들면 가속전압 20KeV, 도즈 1×10㎝로 비소의 이온주입을 실행하고, 소스 드레인 영역(213)이 형성된다(도 42의 (G)). 또, 화학기상 성장법에 의해 전면에 CVD 실리콘 산화막(261)이 퇴적되고, 이것에 컨택트 호울이 개구된다(도 42의 (H)). 마지막으로 스패터법에 의해 Al을 전면에 퇴적하고, 컨택트 호울을 임베딩된 후, RIE에 의해 이 Al을 패터닝하는 것에 의해 소스 드레인 전극(217, 219), 게이트 전극(218)이 형성된다(도 42의 (I)).
상기한 바에 의해 게이트 절연막의 채널방향에 불소의 농도가 변화하는 농도분포를 갖는 반도체 장치가 형성된다.
(제 26 실시예)
도 43의 (A)-43의 (I)는 본 발명의 제 26 실시예에 관련된 MOSFET의 제조공정을 단계적으로 나타낸 단면도이다.
도 43의 (A)-43의 (C)의 공정은 제 25 실시예의 도 42의 (A)-42의 (C)와 마찬가지로 실시된다.
다음에 도 43의 (D)에 나타낸 바와 같이 레지스트 마스크(도시하지않음)를 이용하여 폴리실리콘막(222)이 게이트 전극 형상으로 가공된다. 이어서, 예를 들면 600-1000℃의 온도로 압력 10mTorr 내지 1기압에 있어서 산소 가스와 NF3가스의 혼합가스 중에 노출시켜 폴리실리콘막(게이트 전극)(222)의 주위에 막 두께 1-20㎚의 불소를 포함한 실리콘 산화막(225)이 형성된다.
이어서 도 43의 (E)에 나타낸 바와 같이 전면에 예를 들면 450℃, 압력 10mTorr 내지 1기압에 있어서 질소 가스로 희석한 SiH4가스와 NH3가스의 혼합가스를 이용하여 예를 들면 5-200㎚의 CVD 실리콘 질화막(224)이 RIE에 의해 가공되어 게이트 측벽절연막이 형성된다.
도 43의 (G)-43의 (I)의 공정은 제 25 실시예의 도 42의 (G)-42의 (I)와 같이 실시된다.
도 43의 (D)의 공정에 있어서는 예를 들면 600-1000℃의 온도로 압력 10mTorr 내지 1기압에 있어서 산소가스와 NF3가스의 혼합가스중에 노출시켜 폴리실리콘막(게이트 전극)(222)의 주위에 막 두께 1-20㎚의 불소를 포함한 실리콘 산화막(225)이 형성되어 있다. 그러나, 본 발명은 이 방법에 한정된 것이 아니고, 예를 들면 850-1050℃이고, 산소가스와 수소가스의 혼합가스에 NF3등의 할로겐 화물을 첨가하여 게이트 전극의 폴리실리콘 주변을 산화해도 좋다. 또, 불소를 포함한 실리콘 산화막을 형성한 후, 예를 들면 질소 분위기중에서 300-850℃의 온도로 1-60분간의 열처리를 가해도 좋다.
또, 도 44의 (A)에 나타낸 바와 같이 게이트 전극 폴리실리콘에 직접 불소를 포함한 실리콘 산화막(225)과 실리콘 질화막(224)을 접촉시킬 뿐만아니라, 도 45의 (A)에 나타낸 바와 같이 게이트 폴리실리콘 가공 후에 예를 들면 450℃, 압력 10mTorr 내지 1기압에 있어서 질소 가스로 희석한 SiH4가스와 NH3가스의 혼합가스를 이용하여 예를 들면 1-50㎚의 CVD 실리콘 질화막(224)을 퇴적하고, 이것을 산소 가스와 NF3가스의 혼합 가스 또는 산소 가스, 수소 가스 및 NF3가스의 혼합 가스로 불소 함유 실리콘 산화막(225')을 형성하거나 또는 SiH4가스와 NH3가스의 혼합가스를 이용하여 불소 함유 실리콘 질화막(225')을 퇴적해도 좋다.
또, 도 44의 (B), 45의 (B)는 각각 도 44의 (A), 45의 (A)에 대응하는 할로겐 원소의 농도분포를 나타낸다.
또, 이와 같이 하여 게이트 측벽의 불소 농도를 제어할 뿐만아니라, 이온주입으로 소망하는 농도(1×1012-1×1016㎝-2) 도입하는 것에 의해 채널방향의 불소 농도 프로파일을 제어하는 것도 가능하다.
또, 도 46에 나타낸 바와 같이 게이트 측벽을 농도가 다른 층(230a, 230b, 230c, 230d)을 적층하는 것으로도 농도 프로파일의 제어가 가능하다.
이러한 게이트 측벽에 위치하는 실리콘 산화막과 실리콘 질화막 중의 불소 농도를 제어하는 것 및 불소를 확산시키는 열공정에 있어서 열처리 조건을 제어하는 것에 의해 소망하는 불소 농도 및 프로파일을 갖는 채널을 형성하는 것이 가능해진다.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판상에 형성된 제 1 절연막과,
    상기 제 1 절연막 상에 형성된 전극을 구비하고,
    상기 제 1 절연막이 실리콘과 질소, 실리콘과 산소와 질소의 어느 조합과 할로겐 원소를 포함하여 구성되고, 상기 제 1 절연막 중의 상기 할로겐 원소의 최대 원소농도가 1020개/㎤ 이상이고 1021개/㎤ 이하인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 할로겐 원소는 불소인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 전극의 양단을 따라 상기 반도체 기판상에 형성된 한쌍의 불순물 확산층을 또한 갖고, MOS트랜지스터를 형성하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 전극은 상기 제 1 절연막 상에 형성된 제 1 서브전극과, 상기 제 1 서브전극상에 형성된 상기 할로겐 원소를 함유한 제 2 절연막과 상기 제 2 절연막 상에 형성된 제 2 서브전극을 갖고,
    상기 제 2 절연막이 실리콘과 질소, 실리콘과 산소와 질소의 어느 조합과 상기 할로겐 원소를 포함하여 구성되고, 상기 제 2 절연막 중의 상기 할로겐 원소의 최대원소 농도가 1020개/㎤ 이상이고 1021개/㎤ 이하인 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 불순물 확산층이 상기 할로겐 원소를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 기판과, 상기 절연막과 상기 전극에 의해 커패시터를 형성하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판과,
    상기 반도체 기판 상에 형성된 할로겐 원소를 함유하는 제 1 절연막과,
    상기 제 1 절연막 상에 형성된 게이트 전극과,
    상기 게이트 전극의 양단부를 따라 상기 반도체 기판상에 형성된 한쌍의 불순물 확산영역을 갖고,
    상기 제 1 절연막의 상기 반도체 기판과의 계면 근방 및 상기 게이트 전극과의 계면 근방의 할로겐 원소의 농도가 상기 제 1 절연막의 막 두께 방향 중앙부 근방의 할로겐 원소의 농도와 같거나 또는 그 이상인 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 절연막의 상기 할로겐 원소의 최대 원소 농도가 1020개/㎤ 이상이고, 1021개/㎤ 이하인 것을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 게이트 전극은 상기 제 1 절연막 상에 형성된 제 1 전극과, 상기 제 1 전극 상에 형성된 상기 할로겐 원소를 함유한 제 2 절연막과, 상기 제 2 절연막 상에 형성된 제 2 전극을 갖고,
    상기 제 2 절연막의 상기 제 1 전극과의 계면 근방 및 상기 제 2 전극과의 계면 근방의 상기 할로겐 원소의 농도가 상기 제 2 절연막의 막 두께 방향 중앙부 근방의 상기 할로겐 원소의 농도와 같거나 또는 그 이상인 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 2 절연막의 상기 할로겐 원소의 최대 원소 농도가 1020개/㎤ 이상이고 1021개/㎤ 이하인 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판과,
    상기 반도체 기판상에 형성된 할로겐 원소를 함유한 절연막과,
    상기 절연막 상에 형성된 게이트 전극과,
    상기 게이트 전극의 양단부를 따라 상기 반도체 기판상에 형성된 한쌍의 불순물 확산영역을 갖고,
    상기 한쌍의 불순물 확산영역의 적어도 한쪽 근방의 상기 절연막에 함유된 상기 할로겐 원소의 농도가 상기 한쌍의 불순물 확산 영역간 중앙부 근방의 상기 절연막에 함유된 상기 할로겐 원소의 농도보다도 높은 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 게이트 절연막의 상기 할로겐 원소의 최대원소 농도가 1020개/㎤ 이상이고 1021개/㎤ 이하인 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 할로겐 원소의 최대 원소 농도는 상기 불순물 확산층에 접하는 상기 게이트 절연막의 양단부에 존재하는 것을 특징으로 하는 반도체 장치.
  14. 반도체 기판상에 실리콘과 산소, 실리콘과 산소와 질소의 어느 조합을 포함하는 게이트 절연막을 형성하는 스텝과,
    상기 게이트 절연막 중에 최대원소농도가 1020개/㎤ 이상이고 1021개/㎤ 이하가 되도록 할로겐 원소를 도입하는 스텝을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 할로겐 원소를 상기 게이트 전극에 도입하는 스텝은
    상기 게이트 절연막 상에 활성화된 상기 할로겐 원소가 함유된 게이트 전극 구성용의 반도체 막을 형성하는 스텝과,
    상기 반도체막을 형성하는 스텝 후에 상기 할로겐 원소를 열처리에 의해 상기 게이트 절연막에 도입하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 14 항에 있어서,
    상기 할로겐 원소를 상기 게이트 절연막에 도입하는 스텝은
    상기 게이트 절연막의 주변 영역에 함유되어 있는 상기 할로겐 원소를 열처리에 의해 상기 게이트 절연막에 도입하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 반도체 기판 상에 절연막을 통해 전극을 형성하는 스텝과,
    상기 전극의 양단부를 따라 상기 반도체 기판상에 불순물 확산영역을 형성하는 스텝과,
    상기 반도체 기판, 상기 절연막 및 상기 전극의 어느 것에 포함되는 할로겐 원소를 상기 절연막의 양계면에 확산시키는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 게이트 전극을 형성하는 스텝은
    상기 제 1 절연막상에 형성된 제 1 전극과, 상기 제 1 전극상에 형성된 제 2 절연막, 상기 제 2 절연막상에 형성된 제 2 전극을 형성하는 스텝을 포함하고,
    상기 할로겐 원소를 상기 제 1 절연막의 상기 양계면에 확산시키는 스텝은 상기 제 1 전극 및 상기 제 2 전극에 포함되는 할로겐 원소를 상기 제 2 절연막의 양계면에 확산시키는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 게이트 전극을 형성하는 스텝은
    상기 제 1 절연막상에 형성된 제 1 전극과, 상기 제 1 전극상에 형성된 제 2 절연막, 상기 제 2 절연막상에 형성된 제 2 전극을 형성하는 스텝을 포함하고,
    상기 게이트 전극을 형성하는 스텝 후에 상기 제 1 절연막, 상기 제 1 전극, 상기 제 2 절연막 및 상기 제 2 전극을 덮는 할로겐 원소를 함유하는 제 3 절연막을 형성하는 스텝을 더 구비하고,
    상기 할로겐 원소를 상기 제 1 절연막의 양계면에 확산시키는 스텝은 상기 제 3 절연막에 함유된 할로겐 원소를 상기 제 1 및 제 2 절연막에 확산시키는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 반도체상에 절연막을 통해 전극을 형성하는 스텝과,
    상기 전극의 양단부를 따라 한쌍의 불순물 확산영역을 형성하는 스텝과,
    상기 한쌍의 불순물 확산 영역의 적어도 한쪽 근방의 상기 절연막에 상기 한쌍의 불순물 확산영역의 사이의 중앙부 근방의 상기 절연막보다도 고농도의 할로겐 원소를 함유시킨 스텝을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019980029181A 1997-07-15 1998-07-15 반도체장치및그제조방법 KR100312918B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP9-190303 1997-07-15
JP9190303A JPH1140803A (ja) 1997-07-15 1997-07-15 半導体装置及びその製造方法
JP25235697A JP3405664B2 (ja) 1997-09-17 1997-09-17 半導体装置及びその製造方法
JP25244897A JP3406811B2 (ja) 1997-09-17 1997-09-17 半導体装置及びその製造方法
JP9-252448 1997-09-17
JP9-252356 1997-09-17

Publications (2)

Publication Number Publication Date
KR19990014006A true KR19990014006A (ko) 1999-02-25
KR100312918B1 KR100312918B1 (ko) 2002-01-12

Family

ID=27326306

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980029181A KR100312918B1 (ko) 1997-07-15 1998-07-15 반도체장치및그제조방법

Country Status (3)

Country Link
US (1) US6191463B1 (ko)
KR (1) KR100312918B1 (ko)
TW (1) TW405155B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100381961B1 (ko) * 1999-04-26 2003-04-26 삼성전자주식회사 반도체 기판 상에 질화된 계면을 형성하는 방법
KR100723761B1 (ko) * 2006-05-10 2007-05-30 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR101402102B1 (ko) * 2007-03-23 2014-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제작 방법
US9076876B2 (en) 2010-06-18 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN109478596A (zh) * 2016-08-03 2019-03-15 南洋理工大学 卤化物钙钛矿薄膜和包含其的太阳能电池及其形成方法

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243960A (ja) * 1998-12-24 2000-09-08 Sharp Corp 絶縁ゲート型トランジスタとその製造方法
EP1096502B1 (en) * 1999-10-13 2005-06-29 Rohm Co., Ltd. Nonvolatile memory and its driving method
TW495887B (en) * 1999-11-15 2002-07-21 Hitachi Ltd Semiconductor device and manufacturing method of the same
JP2001196576A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3548488B2 (ja) * 2000-03-13 2004-07-28 沖電気工業株式会社 強誘電体を用いた半導体装置の製造方法
US6597047B2 (en) * 2000-03-22 2003-07-22 Matsushita Electric Industrial Co., Ltd. Method for fabricating a nonvolatile semiconductor device
JP2002194547A (ja) * 2000-06-08 2002-07-10 Applied Materials Inc アモルファスカーボン層の堆積方法
US6399452B1 (en) * 2000-07-08 2002-06-04 Advanced Micro Devices, Inc. Method of fabricating transistors with low thermal budget
US6797644B2 (en) * 2000-08-01 2004-09-28 Texas Instruments Incorporated Method to reduce charge interface traps and channel hot carrier degradation
JP2002184984A (ja) * 2000-10-26 2002-06-28 Hynix Semiconductor Inc 半導体素子の製造方法
US6596570B2 (en) * 2001-06-06 2003-07-22 International Business Machines Corporation SOI device with reduced junction capacitance
JP2003017594A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7358171B2 (en) * 2001-08-30 2008-04-15 Micron Technology, Inc. Method to chemically remove metal impurities from polycide gate sidewalls
US6825133B2 (en) * 2003-01-22 2004-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Use of fluorine implantation to form a charge balanced nitrided gate dielectric layer
US6541397B1 (en) * 2002-03-29 2003-04-01 Applied Materials, Inc. Removable amorphous carbon CMP stop
US6624023B1 (en) * 2002-05-23 2003-09-23 Macronix International Co., Ltd. Method for improving the performance of flash memory
JP2004022575A (ja) * 2002-06-12 2004-01-22 Sanyo Electric Co Ltd 半導体装置
JP3851896B2 (ja) * 2002-09-27 2006-11-29 株式会社東芝 半導体装置の製造方法
US6756291B1 (en) * 2003-01-24 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Method for hardening gate oxides using gate etch process
US6794700B1 (en) * 2003-04-10 2004-09-21 Texas Instruments Incorporated Capacitor having a dielectric layer including a group 17 element
JP4458527B2 (ja) * 2003-11-20 2010-04-28 セイコーエプソン株式会社 ゲート絶縁膜、半導体素子、電子デバイスおよび電子機器
US7018880B2 (en) * 2003-12-22 2006-03-28 Texas Instruments Incorporated Method for manufacturing a MOS transistor having reduced 1/f noise
US7119012B2 (en) * 2004-05-04 2006-10-10 International Business Machines Corporation Stabilization of Ni monosilicide thin films in CMOS devices using implantation of ions before silicidation
JP4919586B2 (ja) 2004-06-14 2012-04-18 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP3848341B2 (ja) * 2004-06-29 2006-11-22 キヤノン株式会社 電子放出素子、電子源、画像表示装置、および映像受信表示装置、並びに電子放出素子の製造方法
US7704821B2 (en) * 2005-06-07 2010-04-27 Freescale Semiconductor, Inc. In-situ nitridation of high-k dielectrics
WO2007074775A1 (ja) * 2005-12-26 2007-07-05 Nec Corporation Ｎｍｏｓｆｅｔ及びその製造方法並びにｃｍｏｓｆｅｔ及びその製造方法
US20070190711A1 (en) * 2006-02-10 2007-08-16 Luo Tien Y Semiconductor device and method for incorporating a halogen in a dielectric
US20070218663A1 (en) * 2006-03-20 2007-09-20 Texas Instruments Inc. Semiconductor device incorporating fluorine into gate dielectric
JP2007317801A (ja) * 2006-05-24 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8319295B2 (en) * 2007-01-10 2012-11-27 Imec Use of F-based gate etch to passivate the high-k/metal gate stack for deep submicron transistor technologies
US8076228B2 (en) * 2007-01-29 2011-12-13 Infineon Technologies Ag Low noise transistor and method of making same
JP2008262956A (ja) * 2007-04-10 2008-10-30 Elpida Memory Inc 半導体装置及びその製造方法
KR101400699B1 (ko) * 2007-05-18 2014-05-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판 및 반도체 장치 및 그 제조 방법
US7651920B2 (en) 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping
KR100898438B1 (ko) * 2007-10-25 2009-05-21 주식회사 동부하이텍 반도체 소자 및 이의 제조 방법
TWI627757B (zh) * 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP5406479B2 (ja) * 2008-08-01 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20110147817A1 (en) * 2009-12-17 2011-06-23 Infineon Technologies Austria Ag Semiconductor component having an oxide layer
US9490368B2 (en) 2010-05-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8441010B2 (en) * 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012073583A1 (en) * 2010-12-03 2012-06-07 Kabushiki Kaisha Toshiba Method of forming an inpurity implantation layer
JP5724347B2 (ja) * 2010-12-10 2015-05-27 富士通株式会社 化合物半導体装置及びその製造方法
JP2012204430A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2012212752A (ja) * 2011-03-31 2012-11-01 Elpida Memory Inc 半導体装置及びその製造方法
KR20120133652A (ko) * 2011-05-31 2012-12-11 삼성전자주식회사 반도체 소자의 제조 방법
JP5701736B2 (ja) * 2011-12-20 2015-04-15 株式会社東芝 平坦化方法および平坦化装置
US8975143B2 (en) * 2013-04-29 2015-03-10 Freescale Semiconductor, Inc. Selective gate oxide properties adjustment using fluorine
WO2014190069A1 (en) * 2013-05-21 2014-11-27 Massachusetts Institute Of Technology Enhancement-mode transistors with increased threshold voltage
US9263270B2 (en) * 2013-06-06 2016-02-16 Globalfoundries Inc. Method of forming a semiconductor device structure employing fluorine doping and according semiconductor device structure
US9472456B2 (en) * 2013-12-24 2016-10-18 Intel Corporation Technology for selectively etching titanium and titanium nitride in the presence of other materials
US9825051B2 (en) * 2014-10-22 2017-11-21 Sandisk Technologies Llc Three dimensional NAND device containing fluorine doped layer and method of making thereof
US20160343657A1 (en) * 2015-05-22 2016-11-24 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP6780414B2 (ja) * 2016-09-29 2020-11-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6823533B2 (ja) * 2017-04-24 2021-02-03 東京エレクトロン株式会社 チタンシリサイド領域を形成する方法
KR102398688B1 (ko) * 2017-05-26 2022-05-16 주식회사 디비하이텍 이미지 센서 및 그 제조 방법
CN109119326B (zh) * 2017-06-22 2022-04-19 联华电子股份有限公司 半导体结构及其制造方法
US10276690B2 (en) * 2017-07-31 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP7288432B2 (ja) * 2017-09-03 2023-06-07 アプライド マテリアルズ インコーポレイテッド 共形ドーパント膜堆積を使用した、３ｄ構造体の共形ハロゲンドーピング
WO2019195809A1 (en) * 2018-04-06 2019-10-10 Applied Materials, Inc. Methods for conformal doping of three dimensional structures
US10642077B1 (en) * 2018-11-20 2020-05-05 Elenion Technologies, Llc Lateral MOSCAP phase adjuster
US11462625B2 (en) * 2020-02-20 2022-10-04 Asahi Kasel Microdevices Corporation Semiconductor device having fluorine in the interface regions between the gate electrode and the channel
KR102370148B1 (ko) * 2020-08-05 2022-03-04 한국과학기술원 스팁-슬롭 전계 효과 트랜지스터와 그 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5459074A (en) * 1977-10-20 1979-05-12 Toshiba Corp Semiconductor device
US5753564A (en) * 1992-11-24 1998-05-19 Sumitomo Metal Industries, Ltd. Method for forming a thin film of a silicon oxide on a silicon substrate, by BCR plasma
US5393676A (en) * 1993-09-22 1995-02-28 Advanced Micro Devices, Inc. Method of fabricating semiconductor gate electrode with fluorine migration barrier
US5712208A (en) * 1994-06-09 1998-01-27 Motorola, Inc. Methods of formation of semiconductor composite gate dielectric having multiple incorporated atomic dopants
US5571734A (en) * 1994-10-03 1996-11-05 Motorola, Inc. Method for forming a fluorinated nitrogen containing dielectric
JPH08316348A (ja) * 1995-03-14 1996-11-29 Toshiba Corp 半導体装置およびその製造方法
JPH08316465A (ja) * 1995-05-12 1996-11-29 Matsushita Electron Corp 半導体装置およびその製造方法
JPH0964209A (ja) * 1995-08-25 1997-03-07 Toshiba Corp 半導体装置およびその製造方法
US5599726A (en) * 1995-12-04 1997-02-04 Chartered Semiconductor Manufacturing Pte Ltd Method of making a conductive spacer lightly doped drain (LDD) for hot carrier effect (HCE) control
US5605848A (en) * 1995-12-27 1997-02-25 Chartered Semiconductor Manufacturing Pte Ltd. Dual ion implantation process for gate oxide improvement
US5660895A (en) * 1996-04-24 1997-08-26 Board Of Supervisors Of Louisiana State University And Agricultural And Mechanical College Low-temperature plasma-enhanced chemical vapor deposition of silicon oxide films and fluorinated silicon oxide films using disilane as a silicon precursor
US5672525A (en) * 1996-05-23 1997-09-30 Chartered Semiconductor Manufacturing Pte Ltd. Polysilicon gate reoxidation in a gas mixture of oxygen and nitrogen trifluoride gas by rapid thermal processing to improve hot carrier immunity

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100381961B1 (ko) * 1999-04-26 2003-04-26 삼성전자주식회사 반도체 기판 상에 질화된 계면을 형성하는 방법
KR100723761B1 (ko) * 2006-05-10 2007-05-30 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR101402102B1 (ko) * 2007-03-23 2014-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제작 방법
KR101402103B1 (ko) * 2007-03-23 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US9076876B2 (en) 2010-06-18 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349820B2 (en) 2010-06-18 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9685561B2 (en) 2010-06-18 2017-06-20 Semiconductor Energy Laboratories Co., Ltd. Method for manufacturing a semiconductor device
CN109478596A (zh) * 2016-08-03 2019-03-15 南洋理工大学 卤化物钙钛矿薄膜和包含其的太阳能电池及其形成方法
CN109478596B (zh) * 2016-08-03 2023-07-21 南洋理工大学 卤化物钙钛矿薄膜和包含其的太阳能电池及其形成方法

Also Published As

Publication number Publication date
TW405155B (en) 2000-09-11
KR100312918B1 (ko) 2002-01-12
US6191463B1 (en) 2001-02-20

Similar Documents

Publication Publication Date Title
KR100312918B1 (ko) 반도체장치및그제조방법
US5712208A (en) Methods of formation of semiconductor composite gate dielectric having multiple incorporated atomic dopants
EP1433196B1 (en) Apparatus to prevent lateral oxidation in a transistor utilizing an ultra thin oxygen-diffusion barrier
US5583067A (en) Inverse T-gate semiconductor device with self-aligned punchthrough stops and method of fabrication
US6969870B2 (en) Semiconductor device having an amorphous silicon-germanium gate electrode
KR980005897A (ko) 반도체 장치 및 그 제조 방법
US20080280391A1 (en) Methods of manufacturing mos transistors with strained channel regions
EP1403915B1 (en) Method for fabricating a MOS transistor
US6399445B1 (en) Fabrication technique for controlled incorporation of nitrogen in gate dielectric
KR100270776B1 (ko) 반도체장치및그제조방법
EP1011129A2 (en) Method for manufacturing semiconductor device
JP2007053392A (ja) Ｍｉｓ型電界効果トランジスタの製造方法及び半導体記憶装置の製造方法
JPH1140803A (ja) 半導体装置及びその製造方法
US5885874A (en) Method of making enhancement-mode and depletion-mode IGFETS using selective doping of a gate material
US6245603B1 (en) Manufacturing method for semiconductor device
JP3406811B2 (ja) 半導体装置及びその製造方法
US20030001218A1 (en) Semiconductor device with high driving force and less impurity punch-through and method of manufacturing the same
US20080286920A1 (en) Method for manufacturing semiconductor device
US5851909A (en) Method of producing semiconductor device using an adsorption layer
KR100431324B1 (ko) 반도체장치의 제조방법
JP3376305B2 (ja) 半導体装置の製造方法
KR0133965B1 (ko) Mos 트랜지스터을 가진 반도체 장치 및 그 제조방법
JP2005129711A (ja) 半導体装置及びその製造方法
US6908819B2 (en) Method of fabricating flat-cell mask read-only memory devices
KR100447324B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130925

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee