JP2012502574A - レベルシフタ - Google Patents

Abstract

レベルシフタ（２１）は、第１ステージ（２２）と第２ステージ（２３）とを備える。第１ステージ（２２）は、第１および第２の入力（３４，３５）を備え、第１の状態では、回路（３８，３９）用に供給される少なくとも２つの第１の電源電圧（Ｖｄｉｇ，Ｖｄｄａ）のうちの少なくとも１つが利用不可かどうかを示し、第２の状態では、第１の電源電圧（Ｖｄｉｇ，Ｖｄｄａ）のそれぞれが、第１および第２の入力（３４，３５）において利用可能かどうかを示す、第１の信号（３７）を生成するように構成されている。第２ステージ（２３）は、出力（５１〜５４）を備え、第１の信号（３７）がその第２の状態にあるときにのみ、第２の電源電圧（Ｖｂａｔ）を、通過するように切り替えて、出力（５１〜５４）に存在させるように構成されている。

Description

本発明は、レベルシフタに関する。

図１は、インバータ２と、クロス結合するように接続された２つのｐ型トランジスタＰ１，Ｐ２と、２つのｎ型トランジスタＮ１，Ｎ２と、を備えた従来のレベルシフタ１を示している。トランジスタＮ１，Ｎ２のソースは、グランドに接続されており、トランジスタＰ１，Ｐ２のソースは、Ｖｄｄの振幅を有する電圧が、トランジスタＰ１，Ｐ２のソースに存在するように、明示されていない電圧源に接続されている。電圧Ｖｄｄは、トランジスタＮ１，Ｎ２，Ｐ１，Ｐ２の破壊電圧よりも低い。トランジスタＰ１，Ｎ２のドレイン、およびトランジスタＰ２，Ｎ２のドレインは、接続されている。

論理信号Ａ１と、大きさＶｄｉｇを有する電源電圧である電圧信号Ｓ１とが、インバータ２に供給される。振幅Ｖｄｄは、通常、Ｖｄｉｇよりも大きい。レベルシフタ１は、Ｖｄｉｇの振幅を有する論理信号Ａ１を、トランジスタＰ１のドレインに接続されたノード３に存在する振幅Ｖｄｄの出力論理信号Ｓ２に変換する。論理信号Ｓ２の反転信号は、トランジスタＰ２のドレインに接続されたノード４に存在する振幅Ｖｄｄの論理信号Ｓ３である。

レベルシフタ１は、電圧信号Ｓ１がＶｄｉｇまたは少なくともぼぼＶｄｉｇである場合に、予測可能に動作する。この場合、論理信号Ｓ２およびＳ３は、常に反対の状態にある。例として、論理信号Ａ１が論理的０の場合、論理信号Ｓ２は、論理的０であり、論理信号Ｓ３は、論理的１（Ｖｄｄ）である。しかし、電圧信号Ｓ１が、利用可能でなく、論理信号Ａ１が、論理的ゼロである場合、両方のトランジスタＮ１，Ｎ２が、無電流であり、両方のノード３および４が、電圧レベルＶｄｄに上昇する。論理信号Ｓ２は、ゼロの代わりに、論理的１となる。論理信号Ｓ２が、図１に示されていない他の回路への信号の伝播に用いられる場合、電圧信号Ｓ１が利用可能でなければ、この回路の誤動作を引き起こす場合がある。

本発明の目的は、改善されたレベルシフタを提供することである。

上記の目的は、本発明によると、第１および第２の入力を備え、第１の状態では、回路用に供給される少なくとも２つの第１の電源電圧のうちの少なくとも１つが利用不可かどうかを示し、第２の状態では、第１の電源電圧のそれぞれが、第１および第２の入力において利用可能かどうかを示す、第１の信号を生成するように構成されている第１ステージと、出力を備え、第１の信号がその第２の状態にあるときにのみ、第２の電源電圧を、通過するように切り替えて、出力に存在させるように構成されている第２ステージと、を備えるレベルシフタによって達成される。本発明のレベルシフタは、２つのステージを備え、そのうちの第１ステージは、第１および第２の入力に存在する第１の電源電圧のそれぞれが、利用可能かどうか、またはそれらのうちの少なくとも１つがダウンしているかどうかを示す、第１の信号を生成するように構成されている。第２ステージは、第１の信号が、第１の電源電圧のそれぞれが利用可能であることを示す場合にのみ、第２の電源電圧を、その出力に通過するように切り替えるように構成されている。そうでない場合、第２ステージは、第２の電源電圧が出力から遮断されるように動作する。

本発明のレベルシフタは、携帯電話、ＰＤＡ、コードレス電話、ＭＰ３プレイヤー、ＣＤプレイヤー、またはナビゲーション装置などの電子装置向けであってもよい。電子装置は、例えば、デジタル回路用に１つ、アナログ回路用に１つ、電子回路の出力ステージなどの、比較的強い電源を必要とする回路用に１つの、少なくとも３つの電圧レベルを必要としてもよい。そして、第２の電源電圧は、特に、第１の電源電圧のそれぞれよりも大きくてもよい。第２の電源電圧は、バッテリから発生してもよく、比較的強い電源を必要とする電気回路の電力供給用であってもよく、第１の電源電圧は、特に、異なる電圧レベル、例えば、デジタル論理回路用であれば約１．２Ｖ、アナログ回路用であれば２．５Ｖ、を有してもよい。第１の電源電圧は、独立して、または同時に遮断されてもよい。次いで、本発明のレベルシフタは、第１の電源電圧のそれぞれが利用可能である場合にのみ、特にバッテリから発生する第２の電源電圧を、関連する回路に対して利用可能にし、バッテリ寿命の延長に役立つ。

本発明のレベルシフタは、第１および第２の状態を有する第１の入力信号を受け付けるように構成されている第３の入力を備えてもよく、第１の信号は、第１の入力信号がその第１の状態にある場合に、第１の電源電圧が利用可能かまたは利用不可かにかかわらず、その第１の状態にある。第１の入力信号は、“パワーアップ”信号であり、例えば、活動休止中である場合に、レベルシフタをオンにするために使用することができる。その第１の状態にある場合、本発明のレベルシフタは、そのオフとされた状態にあり、第２のステージは、第１の電源の状態にかかわらずその第１の状態にある。そして、第２の電源電圧は、出力へと通過するように切り替えられることはない。第１の入力信号が、その第２の状態、すなわち、その“パワーアップ”状態である場合、第２の電源電圧は、第１の電源電圧のそれぞれの利用可能性に応じて、出力に存在してもよい。

第１ステージは、第４の入力を備えてもよく、第１および第２の入力に存在する第２の信号および第１の入力信号を、第４の入力に存在する第２の入力信号と比較するように構成してもよく、第２の信号のうちの少なくとも１つまたは第１、第２および第３の入力に存在する第１の入力信号が、第２の入力信号よりも小さい場合に、第１の信号が、その第１の状態となるようにし、かつ、第２の信号のそれぞれならびに第１、第２および第３の入力に存在する第１の入力信号が、第２の入力信号よりも大きい場合に、第１の信号が、その第２の状態となるようにするよう構成してもよい。この実施形態においては、第１ステージは、第１、第２、および第３の入力に存在する信号を、第４の入力に存在する信号と比較するように設計された比較器として構成される。第１の入力信号、すなわち、“パワーアップ”信号は、第２の入力信号よりも小さい場合、その第１の状態にあり、第２の入力信号よりも大きい場合、その第２の状態にある。第２の入力信号は、特に、第２の電源電圧から得てもよく、約０．６Ｖであってもよい。

第１ステージは、第１および第２の負荷と、第１の入力に結合され、第１の負荷に接続されている、第１のトランジスタと、第２の入力と第１の負荷とに結合されている、第２のトランジスタと、第３の入力と第１の負荷とに結合されている、第３のトランジスタと、第４の入力に結合され、第２の負荷に接続されている、第４のトランジスタと、を備えてもよく、第１の信号は、特に、第１および第２の負荷の間に存在する差分信号であってもよい。第１〜第４のトランジスタは、ｐ型トランジスタであってもよく、入力は、関連するゲートに接続されてもよい。例えば、第２の電源から得られた電源を、第１〜第４のトランジスタに接続してもよく、第１〜第３のトランジスタを、電源と第１の負荷との間に接続して、第１〜第３の入力にある信号が、第１〜第３のトランジスタの状態を制御するようにしてもよく、第４のトランジスタを、電源と第２の負荷との間に接続して、第４の入力にある第２の入力信号が、第４のトランジスタの状態を制御するようにしてもよい。

第１の負荷は、抵抗器またはトランジスタによって形成されてもよい。本発明のレベルシフタの１つの変形によると、第１の負荷は、並列に接続された第５および第６のトランジスタを備えており、第２の負荷は、並列に接続された第７および第８のトランジスタを備えており、第６および第８のトランジスタは、クロス結合するように接続されている。本発明のレベルシフタは、第２の電源電圧によって駆動され、第２ステージが適切に動作するように、第２ステージ向けのバイアス電圧を生成するように構成されている、バイアス回路を備えてもよい。

本発明は、非限定の例を用い、図面に示される実施形態を参照して、以下により詳細に説明される。
図１は、従来のレベルシフト回路である。 図２は、一部をブロック図として示したレベルシフト回路である。 図３は、より詳細に示されたレベルシフト回路である。

図１は、導入部において説明されている。

図２は、レベルシフタ２１の一部をブロック図として示しており、図３は、レベルシフタ２１をより詳細に示している。

例示的な実施形態において、レベルシフタ２１は、第１ステージ２２と、第２ステージ２３と、バイアス回路２４とを備えている。第１ステージ２２は、ドレインが第１のフィードフォワード負荷に接続されたｐ型トランジスタ２５，２６，２７を備えている。トランジスタ２５，２６，２７のソースは、約２．８Ｖ〜５．０Ｖの電圧Ｖｂａｔによって駆動される電流源３０に接続されている。電流源３０は、直列に接続されたトランジスタ３１，３２によって形成されており、電圧Ｖｂａｔは、電気回路４０用の電源であるバッテリによって生成されてもよい。

例示的な実施形態において、レベルシフタ２１は、入力３３，３４，３５を備えており、入力３３は、トランジスタ２５のゲートに接続され、入力３４は、トランジスタ２６のゲートに接続され、入力３５は、トランジスタ２７のゲートに接続されている。入力３３は、アナログパワーアップ論理信号ａｐｕを受け付けるために備えられており、入力３４は、例示的な実施形態においてはデジタル回路３８を駆動する電圧Ｖｄｉｇである、入力信号Ｓ１１を受け付けるために備えられており、入力３５は、例示的な実施形態においてはアナログ回路３９を駆動する電圧Ｖｄｄａである、入力信号Ｓ２２を受け付けるために備えられている。Ｖｄｉｇの値は、約１．２Ｖであり、Ｖｄｄａの値は、約２．５Ｖである。

第１ステージ２２は、ソースが電流源３０に接続され、ドレインが第２のフィードフォワード負荷に接続され、ゲートがレベルシフタ２１の第４の入力３６に接続されたｐ型トランジスタ５５をさらに備える。入力３６は、約０．６Ｖの基準信号ｒｅｆを受け付けるために備えられている。基準信号ｒｅｆは、バッテリによって生成された電圧Ｖｂａｔから得られている。

例示的な実施形態において、第１のフィードフォワード負荷は、並列に接続された２つのｎ型トランジスタ２８，２９により構成されており、第２のフィードフォワード負荷は、並列に接続された２つのｎ型トランジスタ３４，３５により構成されている。トランジスタ２８，２９，３４，３５のソースは、グランドに接続され、トランジスタ２８，２９のドレインは、トランジスタ２５，２６，２７のドレインに接続され、トランジスタ３４，３５のドレインは、トランジスタ５５のドレインに接続されている。トランジスタ２９，３４は、クロス結合するように接続されており、トランジスタ３４のゲートは、トランジスタ２９のドレインに接続され、トランジスタ２９のゲートは、トランジスタ３４のドレインに接続されている。トランジスタ２８，３５は、図３に示すように、直列に接続された２つのトランジスタ２８ａ，２８ｂ，３５ａ，３５ｂにより構成されてもよい。

例示的な実施形態において、第１ステージ２２は、抵抗器Ｒ１，Ｒ２，Ｒ３と、トランジスタ２５，２６，２７を保護するためのダイオードＤ１，Ｄ２，Ｄ３とを備える。

例示的な実施形態において、第１ステージ２２は、基本的に、差分信号であり２つのフィードフォワード負荷に存在する信号３７を生成する比較器として機能する。通常のシステム動作中には、入力信号Ｓ１１，Ｓ２２は、ＶｄｉｇおよびＶｄｄａの値を有し、これらの値は両方とも基準信号ｒｅｆよりも大きい。次いで、アナログパワーアップ信号ａｐｕが、比較器の機能を制御し、信号３７は、アナログパワーアップ信号ａｐｕが“ロー”またはゼロである場合は“ロー”であり、アナログパワーアップ信号ａｐｕが“ハイ”である場合は“ハイ”である。電圧ＶｄｉｇまたはＶｄｄａのうちの１つが不良になると、入力信号Ｓ１１，Ｓ２２のうちの少なくとも１つが、基準信号ｒｅｆよりも小さくなり、出力信号３７は、アナログパワーアップ信号ａｐｕの値にかかわらず“ロー”となる。

第１ステージ２２の信号３７は、第２ステージ２３の入力信号であり、第２ステージ２３は、例示的な実施形態において、ｐ型トランジスタ４１〜４４と、ｎ型トランジスタ４５〜４８とにより構成される。トランジスタ４１，４２のソースは、電圧Ｖｂａｔを生成するバッテリに接続されており、トランジスタ４１のドレインは、トランジスタ４３のソースに接続されており、トランジスタ４２のドレインは、トランジスタ４４のソースに接続されている。トランジスタ４１，４２は、クロス結合するように接続されており、トランジスタ４１のゲートは、トランジスタ４２のドレインに接続されており、トランジスタ４２のゲートは、トランジスタ４１のドレインに接続されている。トランジスタ４５，４７およびトランジスタ４６，４８は、直列に接続されており、トランジスタ４７，４８のソースは、グランドに接続されており、トランジスタ４５，４６のドレインは、それぞれトランジスタ４３，４４のドレインに接続されている。加えて、第１ステージ２２によって生成される信号３７は、トランジスタ４７，４８のゲートに供給される。

例示的な実施形態において、レベルシフタ２１は、第２ステージ２３をバイアスするためのバイアス電圧ｖｂｎ，ｖｂｐを生成するバイアス回路２４を備える。バイアス電圧ｖｂｐは、トランジスタ４３，４４のゲートに印加され、バイアス電圧ｖｂｎは、トランジスタ４７，４８のゲートに印加される。

例示的な実施形態において、第２ステージ２３は、４つの出力５１〜５４を備え、出力信号ｐｐｕが、出力５１に存在し、出力信号ｐｐｕ＿ｎが、出力５２に存在し、出力信号ｎｐｕが、出力５３に存在し、出力信号ｎｐｕ＿ｎが、出力５４に存在する。出力５１，５２は、バッテリ電圧の半分から、最大バッテリ電圧Ｖｂａｔまでの電圧スイング、すなわち、Ｖｂａｔ／２からＶｂａｔまでの電圧スイングを有し、出力５３，５４は、グランドからバッテリ電圧Ｖｂａｔの約半分までの電圧スイング、すなわち、グランドからＶｂａｔ／２までの電圧スイングを有する。

例示的な実施形態において、バッテリ電圧は、回路４０に接続され、出力５１，５２に存在する出力信号ｐｐｕ，ｐｐｕ＿ｎを用いて、回路４０内のスイッチを、電流の流れをオフにしかつ既知の状態を決定する、すなわち、回路４０の出力をフローティングにするように設定する。出力５１，５２向けの制限された電圧スイングは、例示的な実施形態において、トランジスタ４１〜４４のゲート上の電圧スイングを、許容可能なＶｂａｔ／２の電圧レベルに制限するために必要である。例示的な実施形態において、Ｖｂａｔは、およそ５Ｖであり、スイッチの最大ゲート電圧スイングは、約３Ｖであり、Ｖｂａｔ／２は、２．５Ｖであり、これは安全である。

レベルシフタ２１が、“パワーダウン”状態にある場合、すなわち、信号３７が、電圧Ｖｄｉｇ，Ｖｄｄａのうちの１つが利用可能でないことを示している場合、出力信号ｐｐｕ，ｐｐｕ＿ｎは、回路４０を、“パワーダウン状態”に設定し、回路４０の電流をオフにして、例えば数ｎＡの潜在的な小さいリーク電流を除きゼロにさせる。これは、例えば、バイアス電圧または電流を除去すること、および／またはトランジスタ４１〜４４のゲートをＶｂａｔまでプルし、トランジスタ４５〜４８のゲートをグランドまでプルすることによって行われる。

最後に、上述の実施形態は、本発明の限定ではなく例示であり、当業者は、付属の特許請求の範囲によって定義される本発明の範囲を逸脱することなく、多くの代わりの実施形態を設計し得ることに留意すべきである。特許請求の範囲においては、括弧内の参照符号はいずれも、特許請求の範囲を限定するものと解釈されてはならない。“備えている”および“備える”等の語は、請求項または本明細書全体において記載されるもの以外の要素の存在を除外しない。単数の要素の言及は、複数のそのような要素の言及を除外せず、その逆も同様である。特定の手段が、互いに異なる従属請求項において述べられているという単なる事実は、これらの手段の組み合わせを有利に用いることができないということを示すものではない。

Claims (8)

1. 第１および第２の入力（３４，３５）を備えており、第１の状態では、回路（３８，３９）用に供給される少なくとも２つの第１の電源電圧（Ｖｄｉｇ，Ｖｄｄａ）のうちの少なくとも１つが利用不可かどうかを示し、第２の状態では、前記第１の電源電圧（Ｖｄｉｇ，Ｖｄｄａ）のそれぞれが、前記第１および第２の入力（３４，３５）において利用可能かどうかを示す、第１の信号（３７）を生成するように構成されている第１ステージ（２２）と、
   出力（５１〜５４）を備えており、前記第１の信号（３７）がその第２の状態にあるときにのみ、第２の電源電圧（Ｖｂａｔ）を、通過するように切り替えて、前記出力（５１〜５４）に存在させるように構成されている第２ステージ（２３）と、
   を備えることを特徴とするレベルシフタ。
2. 前記第２の電源電圧（Ｖｂａｔ）は、前記第１の電源電圧（Ｖｄｉｇ，Ｖｄｄａ）のそれぞれよりも大きいことを特徴とする請求項１に記載のレベルシフタ。
3. 第１および第２の状態を有する第１の入力信号（ａｐｕ）を受け付けるように構成されている第３の入力（３３）を備え、
   前記第１の信号（３７）は、前記第１の入力信号（ａｐｕ）がその第１の状態にある場合には、前記第１の電源電圧（Ｖｄｉｆ，Ｖｄｄａ）が利用可能かまたは利用不可かにかかわらず、その第１の状態にある、ことを特徴とする請求項１に記載のレベルシフタ。
4. 前記第１ステージ（２２）は、
   第４の入力（３６）を備えており、
   前記第１および第２の入力（３４，３５）に存在する第２の信号（Ｓ１１，Ｓ２２）および前記第１の入力信号（ａｐｕ）を、前記第４の入力（３６）に存在する第２の入力信号（ｒｅｆ）と比較するように構成されており、
   前記第２の信号（Ｓ１１，Ｓ２２）のうちの少なくとも１つまたは前記第１、第２および第３の入力（３４，３５，３３）に存在する前記第１の入力信号（ａｐｕ）が、前記第２の入力信号（ｒｅｆ）よりも小さい場合に、前記第１の信号（３７）が、その第１の状態となるようにし、かつ、前記第２の信号（Ｓ１１，Ｓ２２）のそれぞれならびに前記第１、第２および第３の入力（３４，３５，３３）に存在する前記第１の入力信号（ａｐｕ）が、前記第２の入力信号（ｒｅｆ）よりも大きい場合に、前記第１の信号（３７）が、その第２の状態となるようにするよう構成されている、
   ことを特徴とする請求項３に記載のレベルシフタ。
5. 前記第２の入力信号（ｒｅｆ）が、前記第２の電源電圧（Ｖｂａｔ）から得られることを特徴とする請求項４に記載のレベルシフタ。
6. 前記第１ステージ（２２）は、
   第１の負荷（２８，２９）および第２の負荷（３４，３５）と、
   前記第１の入力（３４）に結合され、前記第１の負荷（２８，２９）に接続されている、第１のトランジスタ（２６）と、
   前記第２の入力（３５）と前記第１の負荷（２８，２９）とに結合されている、第２のトランジスタ（２７）と、
   前記第３の入力（３３）と前記第１の負荷（２８，２９）とに結合されている、第３のトランジスタ（２５）と、
   前記第４の入力（３６）に結合され、前記第２の負荷（３４，３５）に接続されている、第４のトランジスタ（５５）と、を備え、
   前記第１の信号（３７）は、前記第１および第２の負荷（２８，２９，３４，３５）の間に存在する差分信号である、ことを特徴とする請求項４に記載のレベルシフタ。
7. 前記第１の負荷は、並列に接続された第５および第６のトランジスタ（２８，２９）を備えており、
   前記第２の負荷は、並列に接続された第７および第８のトランジスタ（３５，３４）を備えており、
   前記第６および第８のトランジスタ（２９，３４）は、前記第６のトランジスタ（２９）のゲートが、前記第８のトランジスタ（３４）のドレインに接続され、前記第８のトランジスタ（３４）のゲートが、前記第６のトランジスタ（２９）のドレインに接続されるように、クロス結合されている、
   ことを特徴とする請求項６に記載のレベルシフタ。
8. 前記第２の電源電圧（Ｖｂａｔ）によって駆動され、前記第２ステージ（２３）が適切に動作するように、前記第２ステージ（２３）へのバイアス電圧（ｖｂｐ，ｖｐｎ）を生成するように構成されている、バイアス回路（２４）を備える、ことを特徴とする請求項１に記載のレベルシフタ。

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