JP5825393B2 - スイッチング素子の駆動方法 - Google Patents
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Description
このDC−DCコンバータにおいて、並列接続されたMOSFETからなるスイッチング素子100−1,100−2は、図9(a)、(b)に示す駆動信号によって同一のタイミングで同時にオンされ、これにより、直流電圧源101の正極→インダクタ102→スイッチング素子100−1,100−2→直流電圧源101の負極という電流ループが形成される。このときダイオード103はオフしている。
ところで、個々のスイッチング素子100−1,100−2は、耐圧や型式が同一であっても、アバランシェ電圧にバラツキがあるので、アバランシェ電圧の低い側のスイッチング素子で大きな損失が発生することになる。この結果、スイッチングの繰り返しにより特定のスイッチング素子に損失や発熱が集中して、その素子の破損を招く。
図1は、本発明が適用された昇圧型DC−DCコンバータの一例を示す。このDC−DCコンバータにおいて、入力端子T1と出力端子T2との間には、直列接続された昇圧用インダクタ1とダイオード2が介装され、また、入力端子T3と出力端子T4との間には、電流検出抵抗3が介装されている。
ここで、このDC−DCコンバータの基本的な動作について簡単に説明する。
この制御回路9は、制御すべき状態量(DC−DCコンバータの出力電圧、入力電圧、出力電流、負荷機器11の消費電力等)に対する指令値Vrefと実際の状態量Vfbとの偏
差を演算する減算器91、この偏差にPID等の補償処理を施して、該偏差に対応する制御量Vcを演算する制御量演算部92、この制御量演算部92の出力に接続されたスイッ
チユニット93、このスイッチユニット93の出力に接続されたパルス幅変調部94−1,94−2、このパルス幅変調部94−1,94−2にキャリア信号を供給するキャリア信号発生部95、タイミング信号発生部96、スイッチ切換制御部97および比較部98を備えている。
スイッチユニット93は、切換スイッチ素子931−1,931−2と、減算器932−1,932−1と、オフタイミング調整量設定部933とを有している。
れ、b端子に減算器932−1の減算結果、つまり、制御量Vcからオフタイミング調整
量設定部933の出力であるオフタイミング調整量Vrを減じた調整済制御量Vc−Vrが入力される。同様に、切換スイッチ素子931−2は、a端子に制御量Vcが入力され、
b端に減算器932−2の減算結果である調整済制御量Vc−Vrが入力される。
、上記電流Id に基づいてスイッチング素子5−1,5−2に流れる電流も検出可能である。上記分圧電圧Vdは、DC−DCコンバータの出力電圧に対応し、かつ、スイッチン
グ素子5−1,5−2がオフした時における該素子5−1,5−2のドレイン・ソース間電圧に対応する。
負荷機器11で消費される電力は、DC−DCコンバータの出力電力と等価である。そして、負荷機器11が電子制御された機器などの場合、上記消費電力は制御量Veに依存す
ることになる。それ故、制御量Veは、DC−DCコンバータから出力すべき電力の情報
(負荷機器11の要求電力を示す情報)になる。そして、DC−DCコンバータの出力電力は、該コンバータの内部に流れる電流の大きさに依存するので、制御量Veによって負
荷機器11において消費される電力に対応したコンバータの内部電流を推定することができる。
大きさを示すことになる。
が対応する基準値を超えた場合に、異状信号を出力する。この異状信号は、スイッチング素子5−1,5−2のドレイン・ソース間電圧が所定の耐圧を超える虞があることを示すものである。
よりも早く立下り、周期Ti+1(Ti−1)では信号S2がパルス幅差ΔWだけ信号S1よりも早く立下ることになる。なお、パルス幅差ΔWは、図2に示すオフタイミング調整量設定部933で設定される調整量Vrに依存する。
図1に示すスイッチング素子5−1および5−2は、上記駆動信号S1およびS2でそれぞれ駆動される。
よりも前記オフタイミング調整量Vrで規定される微小時間だけ短くなるが、そのスイッ
チング素子に並列接続されたスイッチング素子が制御量Vcで規定される時間オンされる
ことから、片側のスイッチング素子のオン時間の短縮がDC−DCコンバータの回路動作に影響を与える虞はない。
(a)並列接続するスイッチング素子はMOSFETに限定されず、駆動信号によってオフさせることができる、いわゆる自己消弧形のスイッチング素子(例えば、IGBTやGTOなど)であれば適用可能である。
(b)スイッチング素子の並列数は2に制限されない。
(c)前述の実施形態では、DC−DCコンバータの回路に本発明が適用されているが、並列接続したスイッチング素子を備える他の種々の回路に適用可能である。
(d)前述の実施形態では、非定常動作時のみにオフタイミングを変更するようにしているが、常時、図4または図7に示すオフタイミング変更制御を実行してもよい。この場合、比較部98は不要になる。
(e)前記電流検出抵抗3等の電流検出手段の配置箇所は、図示した場所に限定されない。すなわち、電流検出手段は、例えば、スイッチング素子5−1,5−2に直列に接続してもよく、また、共通接続されたスイッチング素子5−1,5−2のソースと接地ラインとの間、あるいはDC−DCコンバータの出力側に接続してもよい。さらに、電流検出手段をインダクタ1やダイオード2に直列に接続するようにしてもよく、この場合、電流検出手段として電気的に絶縁された電流検出器(例えば、カレントトランスなど)を使用することが望ましい。
(f)前述の第1の実施形態では、スイッチング素子5−1,5−2のオフタイミングを交互に早める処理を実行し、また、第2の実施形態では、スイッチング素子5−1,5−2の内の特定の素子のオフタイミングを早める処理を実行している。しかし、上記オフタイミングを早める処理に代えて、このオフタイミングを遅らせるようにしても、スイッチング素子5−1,5−2に損失を分散させるという前述の効果を得ることができる。
。
2 ダイオード
3 電流検出抵抗
5−1,5−2 スイッチング素子
6,7 分圧抵抗
8 キャパシタ
9 制御回路
10 直流電圧源
11 負荷機器
12,13,14 配線インダクタ
92 制御量演算部
93 スイッチユニット
931−1,931−2 切換スイッチ素子
932−1,932−1 減算器
933 オフタイミング調整量設定部
94−1,94−2 パルス幅変調部
95 キャリア信号発生部
96 タイミング信号発生部
97 スイッチ切換制御部
98 比較部
Claims (4)
- パルス幅設定のための制御量に基づいて、並列接続された複数のスイッチング素子を所定周期で駆動する方法であって、
前記各スイッチング素子の内の第1のスイッチング素子のオフタイミングと残る第2のスイッチング素子のオフタイミングとがずれるように前記第1、第2のスイッチング素子を駆動するステップを有し、
前記ステップでは、
前記制御量に基づいて前記第2のスイッチング素子をオフするとともに前記第1のスイッチング素子が前記第2のスイッチング素子よりも早くオフする状態と、
前記制御量に基づいて前記第1のスイッチング素子をオフするとともに前記第2のスイッチング素子が前記第1のスイッチング素子よりも早くオフする状態と、
が前記周期ごとに交互に実現されることを特徴とするスイッチング素子の駆動方法。 - 前記第1のスイッチング素子のオフタイミングと前記第2のスイッチング素子のオフタイミングの時間差は、調整可能であることを特徴とする請求項1に記載のスイッチング素子の駆動方法。
- 前記スイッチング素子がDC−DCコンバータのスイッチング手段に使用されていることを特徴とする請求項1乃至請求項2のいずれか1項に記載のスイッチング素子の駆動方法。
- 前記スイッチング素子がMOSFETであることを特徴とする請求項1乃至請求項3のいずれか1項に記載のスイッチング素子の駆動方法。
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