JPH02134014A - 導電変調型ｍｏｓｆｅｔの過電流保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は導電変調型ＭＯＳＦＥＴの過電流保護回路に関
する。

（従来の技術） 導電変調型ＭＯ９ＦＥＴはＭＯＳゲート人力を備えたバ
イポーラ・モードで動作するＦＥＴてあり、スイッチン
グ速度が速く、しかもオン電圧が低いという長所を持っ
ている。そして、このＭＯＳＦＥＴを使用することによ
り、従来のバイポーラトランジスタやＭＯＳＦＥＴでは
不可能であった大電力の高周波コントロールが可能にな
った。

以下本明細書では、この導電変調型ＭＯＳＦＥＴをＢ　
Ｉ　Ｆ　Ｅ　Ｔ　（Ｂｉｐｏｌａｒ　ｍｏｄｅ　　Ｆ　
Ｅ　Ｔ）と略称する。

第６図はこのようなりｌＦＥＴを用いた基本回路の一例
を示す回路図である。

この図に示す回路は、正側の電源１５０と、負側の電源
１５１とを備えており、入力端子１５２に入力される信
号によってトランジスタ１５３．１５４が相捕的に動作
するとともに、これらトうンンスタ１５３．１５４の出
力に基づいてトランジスタ１５５．１５６が相補的に動
作する。そして、これらトランジスタ１５５．１５６の
接続点に得られる信号によってＢＩＦＥＴ１５７のゲー
トにオン、オフの信号が供給されて電ｇ１５８がオン、
オフされ負荷１５９に供給される電力が制御される。

しかしながらこのような基本回路においては、負荷１５
９が短絡事故を起こした場合、ＢＩＦＥＴ１５７に過電
圧が印加されて過電流が流れ、この状、態が長時間続く
と、ＢＩＦＥＴ１５７が破壊される。

そこでこのような負荷短絡時におけるＢＩＦＥＴ　１５
７の破壊を防止する目的で第７図に示す如く保護回路１
６０を備えた基本回路が提案されている。

この図に示す保護回路１６０は、抵抗１６１．１６２か
らなる過電圧検出回路によってＢＩＦＥＴ１５７のドレ
イン・ソース間電圧をモニタし、これがある一定値以上
となったとき、ツェナーダイオード１６３を導通させて
トランジスタ１６４をオンさせ、これによって抵抗１６
５．１６６によって構成される分圧回路を動作させてＢ
ＩＦＥＴ１５７のゲートに入力される信号の値を低下さ
せこれを強制的にオフさせ、ＢＩＦＥＴ１５７を保護す
るようにしている。

（発明が解決しようとする課題） この様に負荷が短絡して素子が破壊する原因は素子の２
次降伏破壊現象による。この２次降伏破壊現象はバイポ
ーラ動作する素子特有のもので、使用する７Ｉ！源が高
くなる程その時流せる電流は低下する。しかしながら、
このようなりｌＦＥＴｌ５７はその名称によって示され
るように、バイポーラ動作する素子である。

このため、電源電圧を高くして使用した場合、このよう
な（’４　’Ｊ回路では素子の破壊を防止することがで
きない。

このような理由から、通常のＢＩＦＥＴでは、素子耐圧
の１／２以下の７１ｊ７１ｉ圧で使用するのか一般的で
ある。したがって、このようなりｌＦＥＴを電源電圧の
高い装置に用いる場合には、素子の高耐圧化を図る必要
がある。しかし、素子を高耐圧化すると、オン電圧が高
くなるという問題を生する。

そこでこのようなりｌＦＥＴの欠点を除くために、近年
、ソース側に主ゲートＧ１を設け、ドレイン側に補助の
ゲートＧ２を設けたＢＩＦＥＴ。

つまり第８図に示す如く２つのゲートを持ったダブルゲ
ート導電変調型ＭＯＳＦＥＴが提案されている（例えば
、特願昭６２−３０４６３４号）。

以下この素子をＤ　Ｇ　Ｂ　Ｉ　Ｆ　Ｅ　Ｔ　（Ｄｏｕ
ｂｌｅ　ＧａｔｅＢｉｐｏｌａｒ　ｍｏｄｅ　　Ｆ　Ｅ
　Ｔ　）と略称し、その動作を簡単に述べる。

この素子をオンさせるには、まず第１ゲートＧ１をソー
スＳに対して正バイアスにし、第２ゲートＧ２をドレイ
ンＤに対して零または負バイアスに保つ。

これにより、第１ゲートＧ１直下の第１チヤネル領域Ｃ
ＨＩが反転して第１のｎ十型ソース層１７０からｎ型ベ
ース層１７１に電子が注入される一方、トレインＤ側の
第２チヤネル領域ＣＩｌ　２はオフ状態に保たれる。

そして、ｎ型ベース層１７１からｎバッファ層１７２を
経てトレインＤ側に電子電流が流れると、ドレイン層１
７３からｎ型バッファ層１７２を介してｎ型ベース層１
７１に正孔が注入される。この動作は、従来構造のＢＩ
ＦＥＴの場合と変わらず、これによりｎ型ベース層１７
１内で導電変調か起こる。

またこの素子をターンオフする際には、第１ゲートＧ１
をソースＳに対して零または負バイアスして第１チヤネ
ル領域ＣＨＩをオフ状態にする。

同時に、第２ゲー１−　Ｇ　２をドレインＤに対しｉｆ
Ｅにバイアスして第２チヤネル領域ＣＨ２をオン状態に
する。このようにバイアスすると、第１のｎ＋型ソース
層１７０からｎ型ベース層１７１への電子注入はなくな
る。そしてこのとき、ドレインＤ側では、第２チヤネル
領域ＣＨ２を介して第２のｎ十型ソース層１７４がｎ型
バッファ層１７２と導通し、これによってドレイン電極
１７５によりｎ型バッファ層１７２がＰ型ドレイン層１
７３と短絡する。

換言すれば、ターンオフ時、ＰＮＰトランジスタは電流
利得が零となる。この状態では、素子内に蓄積された電
子はｎ型バッファ層１７２→第２チヤネル領域ＣＨ２→
第２のｎ型ソース層１７４を通ってドレイン電極１７５
へ抜け、正孔はＰ型ベース層１７６を通ってソース電極
１７７へ抜ける。したがってこの状態では、Ｐ型ベース
層１７６とｎ型ベース層１７１が逆バイアスされている
のと実質的に等価である。

以上のように、ＤＧＢ　Ｉ　ＦＥＴでは、ターンオフ時
のみｎ型バッファ層１７２とドレイン電極１７５を短絡
させることにより、テール電流を小さくすることができ
、これによってターンオフ速度を速くすることができる
。そして、素子内のキャリア寿命自身を小さくする必要
がないので、オン状態でのＰＮＰ　トランジスタの電流
利得を大きくでき、ｎ型ベース層１７１が厚くても順方
向電圧降下を十分に小さく保つことができる。

ところでこのようなりＧＢＩＦＥＴを実際の装置に使用
して過電流保護を行なう場合、第７図に示した保護回路
１６０をそのまま適用することも可能であるが、この場
合、過電流を遮断するとき、素子はバイポーラ状態であ
るから従来のＢＩＦＥＴと同様な問題はそのまま残る。

このため、従来の過電流保護回路では、ＤＧＢＩＦＥＴ
を十分に保護することができない。

したがって、電源電圧の高い装置にＤＧＢ　Ｉ　ＦＥＴ
を使用する場合には、ＢＩＦＥＴと同様に電源電圧の２
倍以上の電圧に耐える素子を用いる必要があり、素子の
オン電圧の上昇を招くという問題があった。

本発明は上記の事情に鑑み、ＤＧＢＩＦＥＴなどを過電
流から保護することができ、これによってＤＧＢＩＦＥ
Ｔなどを電ｔｉ、電圧の高い装置に使用する場合にもこ
のＤＧＢ　Ｉ　ＦＥＴなとの耐圧を下げることができる
導電変調型ＭＯＳＦＥＴの過電流保護回路を提供するこ
とを目的としている。

〔発明の構成〕

（課題を解決するための手段） 上記の目的を達成するために本発明による導電変調型Ｍ
ＯＳＦＥＴの過電流保護回路は、主ゲートと補助ゲート
とを有するダブルゲート導電変調型ＭＯＳＦＥＴの負荷
短絡によるドレイン電圧の上昇を検出する短絡検出手段
と、この短絡検出手段によってドレイン電圧の上昇が検
出されたとき前記補助ゲートをオンする補助ゲートオン
手段と、前記短絡検出手段によってドレイン電圧の上昇
が検出されたときこの検出結果を遅延させる遅延手段と
、この遅延手段によって遅延された前記検出結果に基づ
いて前記主ゲートをオフする主ゲトオフ手段とを備えた
ことを特徴としている。

（作用） 上記の構成において、短絡検出手段によりダブルゲート
導電変調型ＭＯＳＦＥＴのドレイン電圧の上昇が検出さ
れれば、これに対応して補助ゲートオン手段が前記ダブ
ルゲート導電変調型ＭＯ８ＦＥＴの補助ゲートをオンさ
せてこれをユニポーラモードにするとともに、この時点
から遅延手段の遅延時間後に主ゲートオフ手段が前記ダ
ブルゲート導電変調型ＭＯＳＦＥＴの主ゲートをオフさ
せ、このダブルゲート導電変調型ＭＯＳＦＥＴをオフさ
せる。

（実施例） 第１図は本発明による導電変調型ＭＯＳＦＥＴの過７Ｉ
ｉ流保護回路の一実施例を用いたチョッパ回路の一例を
示す回路図である。

この図に示すチョッパ回路は、直流電源１と、ＤＧＢＩ
ＦＥＴ２と、信号源４と、信号生成回路５と、主ゲート
制御回路６と、主ゲート駆動回路７と、主ゲート電源回
路８と、短絡検出回路９と、補助ゲート制御回路１０と
、補助ゲート駆動回路１１と、補助ゲート電源回路１２
とを備えており、信号源４から制御信号ＳＧが出力され
る毎に信号生成回路５は制御信号ＳＧ２、ＳＧＩを所定
間隔で出力して補助ゲート制御回路１０、主ゲート制御
回路６から正バイアス電圧指示信号、負バイアス電圧指
示信号を交互に出力させる。これによって、補助ゲート
駆動回路１１、主ゲート駆動回路７はＤＧＢＩＦＥＴ２
をオン／オフして負荷回路３に供給される電力をコント
ロールする。またこの負荷回路３が短絡したときには短
絡検出回路９の出力に基づいて補助ゲート制御回路１０
がこれを検知して補助ゲート駆動回路１１から正バイア
ス電圧を出力させ前記ＤＧＢＩＦＥＴ２の補助ゲトＧ２
を正バイアスにする。またこのとき、この補助ゲート制
御回路１０から出力される停止指令伝号に基づいて信号
生成回路５は制御信号ＳＧ２、ＳＧＩの発生を停止して
主ゲート制御回路６から負バイアス電圧指示指令を出力
させて前記ＤＧＢＩＦＥＴ２の主ゲートＧ１を負バイア
スにし、このＤＧＢＩＦＥＴ２をオフさせる。

前記ＤＧＢ　Ｉ　ＦＥＴ２は、その上ゲートＧ１、補助
ケートＧ２に印加されるバイアス電圧の極性に応してオ
ン／オフして前記直流電源１から出力される電力の値を
制御し前記負荷回路３に供給する電力値を制御する。

また信号ｔＡ４は、チョッパ用の制御信号ＳＧを発生し
、これを信号発生回路５に供給する。

信号発生回路５は、補助ゲート制御回路１０から停止指
令信号が出力されていないとき前記信号源４から供給さ
れる制御信号ＳＧを取り込んで制御信号ＳＧ２を生成す
るアンドゲート４８と、このアントゲ−１・４８から出
力される制御信号ＳＧ２を遅延させて制御信号ＳＧＩを
生成する遅延回路１３とを備えており、補助ゲート制御
回路１０から停止指令信号が出力されていないときには
、前記信号源４から制御信号ＳＧが出力される毎に、制
御信号ＳＧ２、Ｓ０１を順次生成してこれらを補助ゲー
ト制御回路１０と、主ゲート制御回路６とに各々供給す
る。また、前記補助ゲート制御回路１０から停止指令信
号が出力されたときには、制御信号ＳＧ２の生成を停止
するとともに、所定時間後に制御信号Ｓ６１の生成を停
止する。なお、前記補助ゲーｉ・制御回路１０から停止
指令信号が出力されれば、停止指令信号保持回路（図示
は省略する）によってこれが保持され、信号生成回路５
はこのときから手動操作によってリセットされるまで制
御信号ＳＧＩ、ＳＧ２の発生を停止する。

主ゲート制御回路６は、前記信号生成回路５から出力さ
れる制御信号ＳＧＩの直流分を除去するフォトカブラ１
４と、このフォトカプラ１４に駆動電圧を供給する抵抗
１５と、前記フォトカブラ］４の出力を反転増幅するＦ
ＥＴ１６と、このＦＥＴ１６に駆動電圧を供給する抵抗
１７とを備えており、前記信号生成回路５から制御信号
ＳＧＩが（１（給されたときには正バイアス電圧指示指
令（ハイレベル信号）を発生してこれを主ゲート駆動回
路７に供給する。また、前記信号生成回路５から制御信
号ＳＧＩが供給されていないときには負バイアス電圧指
示指令（ローレベル信号）を発生して前記主ゲート駆動
回路７に供給する。

主ゲート駆動回路７は前記主ゲート制御回路６の出力を
反転増幅するＦＥＴ１８と、このＦＥＴ１８に駆動電圧
を供給する抵抗１９と、前記ＦＥＴ　ｉ　８の出力に基
づいて相補的にオン／オフするＦＥＴ２０．２１とを備
えており、前記主ゲート制御回路６から正バイアス電圧
指示指令が出力されたときには、正バイアス電圧を生成
してこれを前記ＤＧＢ　Ｉ　ＦＥＴ２の主ケートＧ１に
供給する。

また、前記主ゲート制御回路６から負バイアス電圧指示
指令が出力されたときには、負バイアス電圧を生成して
これを前記ＤＧＢＩＦＥＴ２の主ゲートＧ１に（ｊｔ−
給する。

また、主ゲート電源回路８は前記ＤＧＢＩＦＥＴ２のソ
ース電位を基僧とした正電圧を発生ずる電源２３と、負
電圧を発生する電源２４とを備えており、これら電ＩＦ
ｉ、２３．２４によって得られた正電圧、負電圧を前記
主ゲート制御回路６及び前記主ゲート駆動回路７に供給
し、これらを駆動する。

また、短絡検出回路９は、前記負荷回路３の両端間電圧
を分圧する抵抗２５．２６を備えており、負荷回路３か
短絡していない場合において、前記負荷回路３に電力が
供給されているとき、電圧降下検知信号（ハイレベル信
号）を発生してこれを前記補助ゲート制御回路１０に供
給する。

補助ゲート制御回路１０は、補助ゲート制御回路本体２
７と、停止指令発生部２８とを備えている。

補助ゲート制御回路本体２７は、前記信号生成回路５か
ら出力される制御信号ＳＧ２の直流分を除去するフォト
カブラ２９と、このフォトカブラ２つに駆動電圧を供給
する抵抗３０と、前記フォトカブラ２９の出力を反転増
幅するＦＥＴ３１と、このＦＥＴ３１に駆動電圧を供給
する抵抗３２とを備えており、前記信号生成回路５から
制御信号ＳＧ２が供給されているときには負バイアス電
圧指示指令（ハイレベル信号）を発生してこれを補助ゲ
ート駆動回路１１に供給する。また、前記信号生成回路
５から制御信号ＳＧ２が供給されていないときには正バ
イアス電圧指示指令（ローレベル信号）を発生して前記
補助ゲート駆動回路１１に供給する。

また停止指令発生部２８は、コンデンサ３３と、このコ
ンデンサ３３の充電路となる抵抗３４と、前記補助ゲー
ト制御回路本体２７から負バイアス電圧指令が出力され
ているとき導通して前記コンデンサ３３を充電するダイ
オード３５と、前記コンデンサ３３の放電路となる抵抗
３６と、前記短絡検知回路９から電圧降下検知信号が出
力されたとき導通状態となるダイオード３７と、前記コ
ンデンサ３３が十分に充電されているとき導通するダイ
オード３９とを備えている。

更に、この停止指令発生部２８は、前記短絡検知回路９
から電圧降下検知信号が出力されたオンするＦＥＴ４１
と、このＦＥＴ４１に駆動電圧を供給する抵抗３８と、
前記ＦＥＴ４１がオフしたときオンするＦＥＴ４２と、
前記抵抗ダイオード３７あるいはダイオード３６の少な
くともいずれか一方が導通しているときオンするＦＥＴ
４３と、これらＦＥＴ４２．４３が共にオンしていると
き停止指令信号を発生して前記信号生成回路５に供給す
るフォトカブラ４０とを備えている。

そして、この停止指令発生部２８は、前記補助ゲート制
御回路１０から負バイアス電圧指令が出力されている状
態で、前記短絡検知回路９から電圧降下検知信号が出力
されなくなったとき、つまりＤＧＢＩＦＥＴ２がオンし
ているときにおいて負荷回路３が短絡したとき、ＦＥＴ
４２．４３か共にオンして前記補助ゲート制御回路１０
から負バイアス電圧指令が出力されるのを禁止するとと
もに、フォトカブラ４０から停止指令信号を出力させて
これを前記信号生成回路５に供給する。

また補助ゲート駆動回路１１は前記補助ゲート制御回路
ＩＯの出力を反転増幅するＦＥＴ４４と、このＦＥＴ４
４に駆動電圧を供給する抵抗４５と、前記ＦＥＴ４４の
出力に基づいて相補的にオン／オフするＦＥＴ４６．４
７とを備えており、前記補助ゲート制御回路６から負バ
イアス電圧指示指令が出力されたときには、負バイアス
電圧を生成してこれを前記ＤＧＢ　ｌＦＥＴ２の補助ゲ
ートＧ２に供給する。また、補助ゲート制御回路１０か
ら正バイアス電圧指示指令が出力されたときには、正バ
イアス電圧を生成してこれを前記ＤＧＢ　Ｉ　ＦＥＴ２
の補助ゲートＧ２に供給する。

また、補助ゲート電源回路１２は前記ＤＧＢＩＦＥＴ２
のドレイン電位を基準とした正電圧を発生する電源５０
と、負電圧を発生する電源５１とを備えており、これら
電源５０．５１によって得られた正電圧、負電圧を補助
ゲート駆動回路１１及び前記補助ゲート制御回路１０に
供給してこれらを駆動する。

次に、第２図を参照しながらこの実施例の動作を説明す
る。

〈初期状態時の動作〉 まず初期状態（時刻（０）においては、信号源４が制御
信号ＳＧを出力していないので、信号生成回路５は制御
信号ＳＧＩ、ＳＧ２の発生を停止している。

したがってこの状態では、主ゲート制御回路６は負バイ
アス電圧指示指令を発生して主ゲート駆動回路７から負
のバイアス電圧を出力させてＤＧＢＩＦＥＴ２の主ゲー
トＧ１を負にバイアスさせ、また補助ゲート制御回路１
０は正バイアス電圧指示指令を発生して補助ゲート駆動
回路１１から正のバイアス電圧を出力させて前記ＤＧＢ
ＩＦＥＴ２の補助ゲートＧ２を正にバイアスさせ、ＤＧ
ＢＩＦＥＴ２をオフさせている。

くターンオン時の動作〉 この状態で、信号源４が制御信号ＳＧを出力すれば（時
刻ｔ１）、信号生成回路５は最初、制御信号ＳＧ２を発
生する。これによって、補助ゲート制御回路１０は負バ
イアス電圧指示指令を発生して補助ゲート駆動回路１１
から負のバイアス電圧を出力させて前記ＤＧＢＩＦＥＴ
２の補助ゲートＧ２を負にバイアスさせる。

またこのとき、補助ゲート制御回路１０内の補助ゲート
制御回路本体２７から出力される負バイアス電圧指示指
令によってコンデンサ３３が充電を開始する。

この後、遅延回路１３の遅延時間が経過したとき（時刻
ｔ２）、信号生成回路５は制御信号ＳＧ１を発生する。

これにより、主ゲート制御回路６は正バイアス電圧指示
指令を発生して主ゲート駆動回路７からｉＥのバイアス
電圧を出力させてＤＧＢＩＦＥＴ２の主ゲートＧ１を正
にバイアスさせこのＤＧＢＩＦＥＴ２をオンさせる。

この結果、ＤＧＢＩＦＥＴ２を介して直流電源１の電力
が負荷回路３に供給される。なおこの時点では、コンデ
ンサ３３が十分に充電されていないので、ＦＥＴ４３は
オフしている。

そして、負荷回路３の両端間に生した電圧降下によって
短絡検知回路９が電圧降下検知信号を発生すれば、ＦＥ
Ｔ４１がオンしてＦＥＴ４２をオフさせるとともに、ダ
イオード３７が導通してＦＥＴ４３をオンさせる。

つまりこの場合には、ＦＥＴ４２．４３が同時にオンし
ないので、フォトカプラ４０は停止指令信号を出力しな
い。

くターンオフ時の動作〉 また、信号源４から制御信号ＳＧが出力されなくなれば
（時刻ｔ３）、信号生成回路５は制御信号ＳＧ２を発生
を停止する。これによって、補助ゲート制御回路１０は
正バイアス電圧指示指令を発生して補助ゲート駆動回路
１１がら正のバイアス電圧を出力させ前記ＤＧＢ　Ｉ　
ＦＥＴ２の補助ゲトＧ２を正にバイアスさせる。

またこのとき、補助ゲート制御回路１０から負バイアス
電圧指示指令が出力されなくなるから、コンデンサ３３
は放電を開始する。

この後、遅延回路１３の遅延時間が経過したとき（時刻
ｔ４）、信号生成回路５は制御信号ＳＧ１の発生を停止
する。これにより、主ゲート制御回路６は負バイアス電
圧指示指令を発生して主ゲート駆動回路７から負のバイ
アス電圧を出力させＤＧＢＩＦＥＴ２の主ゲートＧ１を
負にバイアスさせる。

これによって、ＤＧＢＩＦＥＴ２がオフして負６：エ回
路３に電力を供給しなくなり、これに対応して短絡検知
回路９が電圧降下検知信号の発生を停止する。

この結果、ダイオード３７がオフするとともに、ＦＥＴ
４１がオフし、ＦＥＴ４２がオンする。

そしてこの場合、コンデンサ３３は既に放電を完了して
いるので、ダイオード３７がオフしたとき、これに対応
してＦＥＴ４３がオフする。

つまりこの場合にも、ＦＥＴ４２．４３が同時にオンし
ないので、フォトカプラ４０は停止指令信号を出力しな
い。

く負荷回路３か短絡したときの動作〉 また、負荷回路３に電力が供給されている状態で、この
負荷回路３が短絡して電圧降下がなくなれば（時刻ｔ５
）、これに対応して短絡検知回路９が電圧降下検知信号
を出力しなくなる。

これによって、ＦＥＴ４１がオフし、ＦＥＴ４２がオン
する。

そしてこのときには、コンデンサ３３の充電電圧によっ
てダイオード３つが導通してＦＥＴ４３がオンしている
ので、このＦＥＴ４３及び前記ＦＥＴ４２は補助ゲート
制御回路本体２７の出力をプルダウンして負バイアス電
圧指示指令の出力を禁止する。

この結果、補助ゲート駆動回路１］はＤＧＢＩＦＥＴ２
の補助ゲートＧ２をτＦにバイアスさせてこのＤＧＢＩ
ＦＥＴ２をユニポーラモードにする。

またこの動作と並行して、前記ＦＥＴ４２．４３が共に
オンすることによってフォトカプラ４０が停止信号を発
生し信号生成回路５のアンドゲト４８をオフさせる。こ
れによって、信号生成回路５は制御信号ＳＧ２の発生を
停止するとともに、遅延回路１３の遅延時間が経過した
とき（時刻ｔ６）、制御信号Ｓ６１の発生を停止する。

この結果、主ゲート制御回路６は負バイアス電圧指示指
令を発生して主ゲート駆動回路７から負のバイアス電圧
を出力させてＤＧＢ　Ｉ　ＦＥＴ２の主ゲートＧｌを負
にバイアスさせ、これをオフさせ過電流による破壊を防
ぐ。

このようにこの実施例においては、負荷回路３が短絡し
たとき、最初補助ゲート制御回路１０から正バイアス電
圧指示指令を出力させてＤＧＢ　ｌＦＥＴ２をユニポー
ラモードにし、この後所定時間後に信号生成回路５から
制御信号Ｓ６１が出力されるのを禁止して主ゲート制御
回路６から負バイアス電圧指示指令を出力させ、前記Ｄ
ＧＢＩＦＥＴ２をオフさせるようにしたので、ＤＧＢＩ
ＦＥＴ２の２次降伏破壊を防止しながらこれをオフさせ
ることができる。

第３図は本発明による導電変調型ＭＯＳＦＥＴの過電流
保護回路の他の実施例を用いたチョッパ回路の一例を示
す回路図である。

この図に示すチョッパ回路は、直流電源１と、ＤＧＢ　
Ｉ　ＦＥＴ２と、インバータ電源７２と、インバータ回
路６５と、過電流検出回路６６と、遅延回路６７と、主
ゲート短絡回路６８と、補助ゲート電源６９と、補助ゲ
ート回路７０と、補助ゲート放電回路７１とを備えてお
り、制御信号入力端子７３に供給される主ゲート用正バ
イアス電圧（値は　Ｖｐｌ）と、制御信号入力端子７４
に供給される補助ゲート用負バイアス電圧　（値は　Ｖ
ｐ２　）とに基づいてＤＧＢＩＦＥＴ２をオン／オフさ
せて負荷回路３に供給される電力を制御する。またこの
とき、負荷回路３が短絡すれば、過電流検出回路６６に
よってこれを検知して補助ゲート回路７０から正のバイ
アス電圧を出力させてＤＧＢＩＦ　Ｅ　Ｔ２の補助ゲー
トＧ２を正にバイアスさせるとともに、この時点から遅
延回路６７の遅延時間が経過したとき主ゲーＩ・短絡回
路６８を動作させてＤＧＢ　Ｉ　ＦＥＴ２の主ゲー１−
　Ｇ　１をソース電圧にしこれをオフさせる。

インバータ回路６５はインバータ電源７２からの電力に
よって駆動される２つのＦＥＴ７５．７６と、前記制御
信号入力端子７３に主ゲート用正バイアス電圧が供給さ
れたときこれを前記ＦＥＴ７５．７６に導いてこれらＦ
ＥＴ７５．７６を相補的に動作させる抵抗７７とを備え
ており、前記制御信号入力端子７３に主ゲート用正バイ
アス電圧が供給されていないときには、短絡検知禁止信
号（ハイレベル信号）を発生してこれを過電流検出回路
６６に供給する。また、前記制御信号入力端子７３に主
ゲート用正バイアス電圧が供給されているときには、短
絡検知許可信号（ローレベル信号）を発生してこれを過
電流検出回路６６に供給する。

過電流検出回路６６は、前記直流電源１から出力される
電圧（値はＥＭ）より少し低い電圧でツェナー動作を開
始するツェナーダイオード６４と、前記インバータ回路
６５から短絡検知禁止信号が供給されているときオンし
て過電流検知信号（ハイレベル信号）の発生を停止する
ＦＥＴ７８とを備えており、前記インバータ回路６５か
ら短絡検知許可信号か供給されている状態で、前記負荷
回路３が短絡してツェナーダイオード６４が導通したと
き過電流検知信号を生成し、これを遅延回路６７と、補
助ゲート回路７０とに供給する。

遅延回路６７は、充電回路を構成する抵抗７９と、コン
デンサ８０とを備えており、前記過”ｕｓ検出回路６６
から過電流検知信号が供給されているとき充電動作を行
なう。

また主ゲート短絡回路６８は、前記コンデンサ８０の充
電電圧が所定値以上になったときに導通ずるツェナーダ
イオード８１と、このツェナーダイオード８１が導通し
ているときオンするトランジスタ８２とを備えており、
前記コンデンサ８０の充電電圧が所定値以上になったと
きにこれを検知して前記ＤＧＢＩＦＥＴ２の主ゲートＧ
１をソース電圧にしてこれをオフさせる。

また補助ゲート回路７０は、前記制御入力端子７４に補
助ゲート用負バイアス電圧　Ｖｐ２が供給されていない
ときに導通するダイオード８３と、このダイオード８３
が導通したときオンするトランジスタ８４と、このトラ
ンジスタ８４のコレクタに接続される抵抗８５と、前記
トランジスタ８４がオンしたとき抵抗８５を介してこれ
を検知してオンするトランジスタ８６と、前記過電流検
出回路６６から過電流検知信号が出力されたとき導通ず
るダイオード８７と、このダイオード８７が導通したと
き前記トランジスタ８４をバイアスしてこれをオンさせ
る抵抗８８とを備えている。

そして、前記制御入力端子７４に補助ゲート用負バイア
ス電圧　Ｖｐ２が供給されていないときや、前記過電流
検出回路６６から過電流検知信号が出力されたときトラ
ンジスタ８４がオンしてトランジスタ８６をオンさせ、
補助ゲートｔＴｓ＃Ｒ６９によって得られる電圧で前記
ＤＧＢＩＦＥＴ２の補助ゲートＧ２を正にバイアスする
。

また補助ゲーＩ・放電回路７１は、前記制御信号入力端
子７３に接続される抵抗８つと、前記制御信号入力端子
７３に主ゲート用正バイアス電圧が供給されたとき抵抗
８つを介してこれを検知してオンするトランジスタ９０
と、このトランジスタ９０がオンしたとき前記ＤＧＢＩ
ＦＥＴ２の第２ゲートＧ２をソース電圧まで落とす抵抗
９１とを備えており、前記制御信号入力端子７３に主ゲ
ート用正バイアス電圧が供給されたときトランジスタ９
０がオンして前記ＤＧＢＩＦＥＴ２の第２ゲートＧ２を
ソース電圧まで落とす。

次に、第４図を参照しながらこの実施例の動作を説明す
る。

く初期状態時の動作〉 初期状態（時刻１０）においては、制御信号入力端子７
４に補助ゲート用負バイアス電圧か供給されていないの
で、補助ゲート回路７０は補助ゲート電源６９によって
得られる電圧（値はＥＧ２）で前記ＤＧＢ　ｌＦＥＴ２
の補助ゲートＧ２を正にバイアスしている。

またこのとき、制御信号入力端子７３に主ゲート用正バ
イアス電圧が（供給されていないので、ＤＧＢＩＦＥＴ
２の主ゲートＧ１はソース電圧に保たれ、このＧＢ　Ｉ
　ＦＥＴ２がオフ状態となっている。

〈ターンオン時の動作〉 この状１で、制御信号入力端子７４に補助ゲート用負バ
イアス電圧が供給されるとともに、制御信号入力端子７
３に主ゲート用正バイアス電圧が供給されれば（時刻ｔ
１）、補助ゲート回路７０はＤＧＢ　Ｉ　ＦＥＴ２の補
助ゲートＧ２に対する正バイアス動作を停止するととも
に、補助ゲート放電回路７１が動作してＤＧＢ　Ｉ　Ｆ
ＥＴ２の補助ゲートＧ２とドレインＤ間に充電された電
荷を放電する。

またこのとき、制御信号入力端子７３に供給された主ゲ
ート用正バイアス電圧によってＤＧＢ　ｌＦＥＴ２の主
ゲートＧ１が正にバイアスされてこれがオンし、負荷回
路３に対する電力の（」（給が開始される。

なおこの場合、制御信号入力端子７３に主ゲート用正バ
イアス電圧が供給されたことによりインバータ回路６５
から短絡検知許可信号が出力されるが、ＤＧＢ　Ｉ　Ｆ
ＥＴ２のソース・ドレイン間電圧がほぼ零であるためツ
ェナーダイオード６４は導通しない。

くターンオフ時の動作〉 また、ターンオフ時においては、まず制御信号入力端子
７４に補助ゲート用負バイアス電圧が供給されなくなる
ので（時刻ｔ２）、これに対応して補助ゲート回路７１
のトランジスタ８４．８６がオンしてＤＧＢＩＦＥＴ２
の補助ゲートＧ２を正にバイアスしてこれをユニポーラ
モードにする。

この後、制御信号入力端子７３に主ゲート用正バイアス
電圧が供給されなくなれば（時刻ｔ３）、これによって
ＤＧＢＩＦＥＴ２の主ゲートＧ１がソース電位になって
これがオフされる。この場合、既に補助ゲートＧ２が正
にバイアスされているので、このＤＧＢＩＦＥＴ２は高
速でターンオフする。

く負荷回路３が短絡したときの動作〉 ＤＧＢ　Ｉ　ＦＥＴ２がオンしているときにおいて負荷
回路３が短絡し、ＤＧＢＩＦＥＴ２のソース・ドレイン
間電圧が上昇してこれが直流電源１の電源電圧ＥＭ近く
になれば（時刻ｔ５）、これに対応して過電流検出回路
６６のツェナーダイオード６４が導通する。

そしてこのとき、制御信号入力端子７３には主ゲート用
正バイアス電圧が供給されてインバータ回路６５から短
絡検知許可信号が出力され、これに対応して過電流検出
回路６６のＦＥＴ７８がオフしているから前記ツェナー
ダイオード６４が導通したとき過電流検知信号が生成さ
れる。

これによって、補助ゲート回路７０のトランジスタ８４
．８６がオンしてＤＧＢ　Ｉ　ＦＥＴ２の補助ゲートＧ
２を正にバイアスしこれをユニポーラモードにするとと
もに、遅延回路６７のコンデンサ８０が充電動作を開始
する。

そして、このコンデンサ８０の充電電圧が所定値以上に
なれば（時刻ｔ６）、主ゲート短絡回路６８がこれを検
知してＤＧＢＩＦＥＴ２の主ゲートＧ２をソース電圧に
し、これをオフさせる。

このようにこの実施例においては、負荷回路３が短絡し
たとき、最初ＤＧＢ　Ｉ　ＦＥＴ２の補助ゲートＧ２を
正バイアスにしてこれをユニポーラモードにし、この時
点から所定時間後に主ゲートＧ１をソース電位にしてこ
のＤＧＢ　Ｉ　ＦＥＴ２をオフさせるようにしたので、
ＤＧＢＩＦＥＴ２の２次降伏破壊を防止しながらこれを
オフさせることができる。

またこの実施例においては、補助ゲー！・電源６９を用
いてＤＧＢＩＦＥＴ２の補助ゲートＧ２に正のバイアス
を印加するようにしているが、第５図に示すように制御
信号入力端子７３に主ゲート用正バイアス電圧が供給さ
れているときに導通するダイオード９８と、このダイオ
ード９８が導通したときに充電されるコンデンサ９９と
を用いてＤＧＢＩＦＥＴ２の補助ゲートＧ２に正のバイ
アスを印加するようにしても良い。

〔発明の効果〕

以上説明したように本発明によれば、ＤＧＢＩＦＥＴや
、ＢＩＦＥＴを過電流から保護することができ、これに
よってこれらＤＧＢ　Ｉ　ＦＥＴや、ＢＩＦＥＴを電源
電圧の高い装置に使用する場合にもこれらＢＩＦＥＴや
、ＤＧＢＩＦＥＴの耐圧を下げることができる。

【図面の簡単な説明】

第１図は本発明による導電変調型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
の過電流保護回路の一実施例を用いたチョッパ回路の一
例を示す回路図、第２図は第１図に示す実施例の動作を
説明するためのタイミングチャート、第３図は本発明に
よる導電変調型ＭＯＳＦＥＴの過電流保護回路の他の実
施例を用いたチョッパ回路の一例を示す回路図、第４図
は第３図に示す実施例の動作を説明するためのタイミン
グチャート、第５図は本発明による導電変調型ＭＯ８Ｆ
ＥＴの過電流保護回路の他の実施例を用いたチョッパ回
路の一例を示す回路図、第６図はＢ　Ｉ　ＦＥＴを用い
た基本回路例を示す回路図、第７図は従来の過電流保護
回路を備えた基本回路例を示す回路図、第８図はＤＣ；
ＢＩＦＥＴの要部構造を示す断面図である。 ６・・・・・・主ゲートオフ手段（主ゲート制御回路）
９・・・・・・短絡検出手段（短絡検知回路）１３・・
・遅延手段（遅延回路） ２８・・補助ゲートオン手段（停止信号発生部）代理人
す１゛理士三　り−ｆ１呆　男 第７図 第８図

Claims (1)

【特許請求の範囲】
1. （１）主ゲートと補助ゲートとを有するダブルゲート導
   電変調型ＭＯＳＦＥＴの負荷短絡によるドレイン電圧の
   上昇を検出する短絡検出手段と、この短絡検出手段によ
   つてドレイン電圧の上昇が検出されたとき前記補助ゲー
   トをオンする補助ゲートオン手段と、 前記短絡検出手段によってドレイン電圧の上昇が検出さ
   れたときこの検出結果を遅延させる遅延手段と、 この遅延手段によって遅延された前記検出結果に基づい
   て前記主ゲートをオフする主ゲートオフ手段と、 を備えたことを特徴とする導電変調型ＭＯＳＦＥＴの過
   電流保護回路。