JP2016042533A - 半導体装置 - Google Patents

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Yukie Nishikawa
幸江 西川
赤池　康彦
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Abstract

【課題】実施形態は、耐圧の向上、および、損失の低減を可能とする半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電型の第１半導体層上に選択的に設けられた第２導電型の第２半導体層と、前記第２半導体層上に設けられた第１導電型の第３半導体層と、前記第２半導体層および前記第３半導体層に絶縁膜を介して対向する少なくとも１つの制御電極と、を備える。そして、前記制御電極の前記第２半導体層とは反対の側に設けられた第２導電型の第４半導体層と、前記制御電極の底部と前記絶縁膜を介して接する前記第１半導体層と、前記第４半導体層と、の間に設けられ、前記第１半導体層中、または、前記第４半導体層中の少なくともどちらかにおいて電気的に不活性な元素を少なくとも１種類含む半導体領域と、をさらに備える。
【選択図】図１

Description

実施形態は、半導体装置に関する。
スイッチングに用いられる半導体装置はパワー半導体装置などとも呼ばれ、車載やスマートグリッドなど様々な用途に利用される。そして、パワー半導体装置には、高耐圧特性とともに低損失性（低い順方向電圧Vf）や高速性(スイッチング速度の高速化)などが求められる。例えば、トレンチゲート構造を有するＩＥＧＴ（Injection Enhanced Gate Transistor）は、高耐圧および高速性が要求される用途に適する。ＩＥＧＴには、トレンチ間に配置され、ホール電流密度を向上させるＰ型のフローティング層を備えるものがある。フローティング層は、キャリアの蓄積を促進し、低損失性を実現する。このため、フローティング層は、ゲート電極よりも深く形成することが好ましい。しかしながら、フローティング層のＰ型不純物を深く拡散させると、フローティング層がゲート電極を越えてベース層につながりＩＥＧＴの特性を劣化させることがある。
特開２０１２−１９１０５３号公報
実施形態は、耐圧の向上、および、損失の低減を可能とする半導体装置を提供する。
実施形態に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に選択的に設けられた第２導電型の第２半導体層と、前記第２半導体層上に設けられた第１導電型の第３半導体層と、前記第３半導体層側から前記第１半導体層中まで達し、前記第２半導体層および前記第３半導体層に絶縁膜を介して対向する少なくとも１つの制御電極と、を備える。そして、前記制御電極の前記第２半導体層とは反対の側に設けられた第２導電型の第４半導体層と、前記制御電極の底部と前記絶縁膜を介して接する前記第１半導体層と、前記第４半導体層と、の間に設けられ、前記第１半導体層中、または、前記第４半導体層中の少なくともどちらかにおいて電気的に不活性な元素を少なくとも１種類含む半導体領域と、をさらに備える。
実施形態に係る半導体装置を表す模式断面図である。 実施形態に係る半導体装置の製造過程を表す模式断面図である。 図２に続く製造過程を表す模式断面図である。 実施形態に係る半導体装置の特性を表す模式図である。 比較例に係る半導体装置を表す模式断面図である。 比較例に係る半導体装置の特性を表す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を表す模式断面図である。半導体装置１は、例えば、ＩＥＧＴである。以下、第１導電型をＮ型、第２導電型をＰ型として説明するが、これに限定される訳ではない。第１導電型をＰ型、第２導電型をＮ型としても良い。
半導体装置１は、第１半導体層（以下、Ｎ型ベース層１０）と、第２半導体層（以下、Ｐ型ベース層２０）と、第３半導体層（以下、Ｎ型エミッタ層３０）と、を備える。Ｐ型ベース層２０は、Ｎ型ベース層１０の上に選択的に設けられる。Ｎ型エミッタ層３０は、Ｐ型ベース層２０の上に設けられる。
半導体装置１は、少なくとも１つの制御電極（以下、ゲート電極４０）と、絶縁膜４３と、をさらに備える。ゲート電極４０は、Ｎ型エミッタ層３０側からＮ型ベース層１０中に延在する。ゲート電極４０は、絶縁膜４３を介してＰ型ベース層２０およびＮ型エミッタ層に対向する。また、ゲート電極４０は、絶縁膜４３を介してＮ型ベース層１０に対向する。
この例では、複数のゲート電極４０が、Ｘ方向に並べて配置される。また、ゲート電極４０は、それぞれＹ方向に延在する。複数のゲート電極４０は、図示しない部分で繋がっていても良い。また、複数のゲート電極４０は、図示しないゲート配線により電気的に接続されても良い。Ｐ型ベース層２０およびＮ型エミッタ層３０は、Ｘ方向において隣り合う２つのゲート電極４０の間に設けられる。
半導体装置１は、さらに、第４半導体層（以下、Ｐ型フローティング層５０）と、半導体領域６０と、を備える。Ｐ型フローティング層５０は、ゲート電極４０のＰ型ベース層２０とは反対の側に設けられる。すなわち、Ｘ方向に並んだ複数のゲート電極４０の間において、Ｐ型ベース層２０およびｐ型フローティング層５０は、Ｘ方向に交互に配置される。Ｐ型フローティング層５０は、隣り合うゲート電極４０の間においてＮ型ベース層１０の上に設けられる。
半導体領域６０は、ゲート電極４０の底部と絶縁膜４３を介して接するＮ型ベース層１０中の領域４０ｅと、Ｐ型フローティング層５０と、の間に設けられる。半導体領域６０は、Ｎ型ベース層１０、または、Ｐ型フローティング層５０の少なくともどちらかにおいて電気的に不活性な元素を少なくとも１種類含む。半導体領域６０は、Ｎ型ベース層１０中とＰ型フローティング層５０中の両方の領域にわたり形成されていてもよい。半導体領域６０は、例えば、炭素、窒素、フッ素のうちの少なくとも１つの元素を含む。
半導体装置１は、第５半導体層（以下、Ｐ型コレクタ層７０）と、層間絶縁膜４５と、第１電極（以下、エミッタ電極８０）と、第２電極（以下、コレクタ電極９０）と、をさらに備える。
Ｐ型コレクタ層７０は、Ｎ型ベース層１０のＰ型ベース層２０とは反対側に設けられる。Ｐ型コレクタ層７０は、例えば、Ｎ型ベース層１０に接する。
層間絶縁膜４５は、ゲート電極４０およびＰ型フローティング層５０を覆うように形成される。層間絶縁膜４５は、Ｎ型エミッタ層３０の直上に開口４７を有する。
エミッタ電極８０は、層間絶縁膜４５を介して、ゲート電極４０と、Ｐ型フローティング層５０と、を覆う。また、エミッタ電極８０は、Ｎ型エミッタ層３０を覆い、開口４７を介して、Ｎ型エミッタ層３０に電気的に接続される。
コレクタ電極９０は、Ｐ型コレクタ層７０のＮ型ベース層１０とは反対の側に設けられる。コレクタ電極９０は、Ｐ型コレクタ層７０に電気的に接続される。
ここで、Ｐ型フローティング層５０は、ゲート電極４０よりも深く形成されている。すなわち、Ｐ型フローティング層５０の底部５０ｅと、Ｐ型コレクタ層７０と、の距離ｄ１は、ゲート電極４０の底部と、Ｐ型コレクタ層７０と、の距離ｄ２よりも短い。また、Ｐ型フローティング層５０は、エミッタ電極８０、コレクタ電極９０およびゲート電極４０のいずれにも電気的に接続されない。
次に、図２（ａ）〜図２（ｃ）、図３（ａ）および図３（ｂ）を参照して、半導体装置１の製造方法を説明する。図２（ａ）〜図３（ｂ）は、半導体装置１の製造過程を表す模式断面図である。
図２（ａ）に示すように、Ｎ型ベース層１０を準備する。Ｎ型ベース層１０は、例えば、シリコン基板上に設けられたＮ型シリコン層であっても良いし、Ｎ型シリコン基板であっても良い。
次に、Ｎ型ベース層１０の表面１０ａ側に、Ｐ型不純物、例えば、ボロン（Ｂ１１）と、中性不純物、例えば、炭素（Ｃ１２）と、を別々にイオン注入する。ここで、中性不純物とは、例えば、Ｎ型ベース層１０の中で電気的に不活性な不純物元素である。すなわち、中性不純物は、電子もしくは正孔を発生させることなく、電気的に中性な不純物元素である。Ｎ型ベース層１０がシリコン層である場合、中性不純物は、例えば、炭素、窒素、フッ素などである。
Ｐ型不純物は、例えば、後工程（図２（ｃ）参照）で形成され、Ｘ方向において隣り合う２つのゲート電極４０の中央の領域１０３にイオン注入する。Ｐ型不純物（Ｂ１１）のイオン注入条件は、例えば、注入エネルギー１３０ｋｅＶ、ドーズ量７×１０１４ｃｍ−２である。
中性不純物は、例えば、後工程（図２（ｃ）参照）でゲート電極４０が形成される領域と、領域１０３と、の間の領域１０５にイオン注入する。領域１０５は、ゲート電極４０が形成される近傍に形成することが好ましい。領域１０５は、例えば、後工程で形成されるゲートトレンチ４１の側面から１μｍ離れた位置に形成する。領域１０５のＸ方向の幅は、例えば、１μｍである。
領域１０５は、例えば、領域１０３よりも深い位置に形成する。例えば、ゲートトレンチ４１の深さを５．５μｍとすれば、中性不純物は、その濃度分布のピークが４〜６μｍの深さに位置するようにイオン注入する。例えば、炭素Ｃ１２を、注入エネルギー１２００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２の条件でイオン注入する。
次に、Ｎ型ベース層１０を熱処理することにより、Ｐ型不純物を活性化させ、且つ、拡散させる。熱処理は、例えば、１１５０℃、７５０分の条件で行う。これにより、図２（ｂ）に示すように、Ｎ型ベース層１０の上にＰ型フローティング層５０を形成することができる。Ｐ型フローティング層５０のＺ方向の厚さ（深さ）は、例えば、１１μｍである。
Ｐ型フローティング層５０と同時に、半導体領域６０が形成される。半導体領域６０は、中性不純物、すなわち、電気的に不活性な不純物を含む領域である。半導体領域６０は、例えば、後工程で形成されるゲート電極４０の底部と、後工程で形成される絶縁膜を介して接するＮ型ベース層１０の領域４０ｅと、Ｐ型フローティング層５０と、の間に形成される。また、半導体領域６０は、Ｎ型ベース層１０の領域４０ｅの近傍に形成される。半導体領域６０は、Ｎ型ベース層１０中、または、Ｐ型フローティング層５０中の少なくともどちらかに形成される。また、半導体領域６０は、Ｎ型ベース層１０中とＰ型フローティング層５０中の両方の領域にわたり形成されていてもよい。
次に、図２（ｃ）に示すように、Ｎ型ベース層１０の表面１０ａ側には、ゲートトレンチ４１が形成される。ゲートトレンチは、領域１０５の間であり、且つ、領域１０５を介して領域１０３と対向する領域に形成される。続いて、ゲートトレンチ４１の内面を覆う絶縁膜４３が形成される。さらに、ゲートトレンチ４１の内部を埋め込んだゲート電極４０が形成される。絶縁膜４３は、例えば、シリコン酸化膜であり、ゲート絶縁膜として機能する。ゲート電極４０は、例えば、導電性の多結晶シリコンである。
図３（ａ）に示すように、Ｐ型ベース層２０を形成する。Ｐ型ベース層２０は、ゲート電極４０のＰ型フローティング層５０とは反対側において、隣り合うゲート電極４０の間に形成される。Ｐ型ベース層２０は、Ｐ型不純物、例えば、ボロン（Ｂ）を選択的にイオン注入することにより形成する。
図３（ｂ）に示すように、Ｎ型エミッタ層３０をＰ型ベース層２０の上に形成する。Ｎ型エミッタ層３０は、Ｎ型不純物、例えば、リン（Ｐ）を選択的にイオン注入することにより形成する。続いて、層間絶縁膜４５、Ｐ型コレクタ層７０、エミッタ電極８０、およびコレクタ電極９０を形成して半導体装置１を完成させる。
図５および図６は、比較例に係る半導体装置２を表す模式断面図、および、その特性を表す模式図である。
図５に示すように、半導体装置２は、Ｐ型フローティング層５５を備え、且つ、半導体領域６０を有さない。Ｐ型フローティング層５５は、ゲート電極４０を越えてＰ型ベース層２０の側に広がっている。言い換えれば、Ｐ型フローティング層５５の下面５５ａは、ゲート電極４０を越えてＰ型ベース層２０に達している。
図６（ａ）は、半導体装置２のゲート電極４０の近傍におけるキャリアの流れを表す模式図である。図６（ｂ）は、半導体装置２のコレクタ・エミッタ間における電流電圧特性を表すグラフである。縦軸は、コレクタ電流ＩＣであり、横軸は、コレクタ・エミッタ間の電圧ＶＣである。図６（ｂ）中に示す２つの特性は、ウェーハ中の異なる２点における電流電圧特性を表している。
図６（ａ）に示すように、半導体装置２では、Ｐ型フローティング層５５によりホールが蓄積されることなく、ホール電流がＰ型フローティング層５５からゲート電極４０を越えてＰ型ベース層２０に流れる。このため、Ｐ型ベース層２０の直下のＮ型ベース層１０において、ホール電流密度の上昇が抑制される。よって、図６（ｂ）に示すように、電流電圧特性に負性抵抗領域ＩＳＢが現れる、所謂スナップバック不良が発生していた。このような特性は、素子の全面に限らず、その一部の領域においてＰ型フローティング層５５とＰ型ベース層２０とにつながりが生じたとしても発生する。
例えば、スナップバック不良を生じさせないように、Ｐ型フローティング層５５の横方向（Ｘ方向）の拡がりを抑制しようとすると、Ｐ型フローティング層５５の実効的なキャリア量が減少する懸念がある。具体的には、Ｐ型不純物を注入する領域１０３のＸ方向の幅を狭くして、ゲート電極４０側へのＰ型不純物の広がりを抑える方法が考えられるが、ゲート電極４０の近傍におけるＰ型不純物の濃度が低下してしまう。このような、半導体装置では、Ｎ型ベース層１０を介して流れるホール電流の密度変動が大きくなり、順方向電圧Ｖｆが安定しない。
これに対し、図４（ａ）に示す模式図は、半導体装置１のゲート電極４０の近傍におけるＰ型キャリアの分布を表している。また、図４（ｂ）は、半導体装置１のコレクタ・エミッタ間における電流電圧特性を表すグラフである。縦軸は、コレクタ電流ＩＣであり、横軸は、コレクタ・エミッタ間の電圧ＶＣである。
図４（ａ）中の領域５０ａ〜５０ｄは、Ｐ型フローティング層５０中の不純物分布のシミュレーション結果を表している。例えば、領域５０ａでは、Ｐ型不純物の濃度が１×１０１８ｃｍ−３程度であり、領域５０ｄでは、Ｐ型不純物の濃度が１×１０１４ｃｍ−３程度である。領域５０ｂおよび５０ｃは、その中間の濃度である。Ｐ型不純物の濃度は、領域５０ａから領域５０ｄの方向に低下する。この例では、Ｐ型フローティング層５０は、ゲート電極４０を越えてＰ型ベース層２０の側に広がることはない。すなわち、半導体装置１では、Ｐ型不純物の拡散が半導体領域６０により抑制され、Ｐ型フローティング層の横方向（Ｘ方向）への拡がりが抑制される。
これにより、Ｐ型フローティング層５５によりホールの蓄積が促進され、Ｐ型フローティング層５０からＰ型ベース層２０に直接ホール電流が流れることがなくなる。そして、隣り合うゲート電極４０間のＮ型ベース層１０にホールが効率よく注入され、ホール電流の密度を上昇させる。よって、図４（ｂ）に示すように、スナップバック不良が発生しない、良好な電流電圧特性を得ることができる。
本実施形態では、半導体領域６０を設けることにより、Ｐ型フローティング層５０のゲート電極４０側への拡がりを抑制することが可能となる。これにより、スナップバック不良の発生を抑制し、高耐圧、低損失の半導体装置１を得ることができる。
さらに、半導体領域６０を設けることにより、信頼性が向上する。例えば、Ｐ型不純物を注入する領域１０３のＸ方向の幅を狭くして、ゲート電極４０側へのＰ型不純物の広がりを抑えることによりスナップバック不良の抑制した半導体装置では、高温のバイアス試験（例えば、１５０℃で２０００時間の通電試験）で電流電圧特性が劣化し、スナップバック不良が発生することが確認された。これは、高温での試験中にＰ型フローティング層からボロンが横方向（Ｘ方向）に徐々に拡散し、スナップバック不良を誘因するためである。このように、従来の半導体装置では、初期特性を改善できたとしても信頼性に問題があることが明らかとなった。一方、本実施形態では、高温でのバイアス試験でも電流電圧特性が劣化することはなく、高信頼性を実現できる。
また、半導体領域６０を設けることにより、Ｐ型フローティング層５０の形成条件、すなわち、イオン注入条件、および、熱処理条件のマージンを大きくすることができる。その結果、例えば、Ｐ型フローティング層５０を、終端部に設けられるガードリングと同時に形成することが可能となり、製造工程の短縮、および、コスト削減を実現することも可能となる。
さらに、本実施形態は、上記の例に限定されることなく、他のデバイスもしくは工程への適用も可能である。例えば、他のパワー半導体装置に置いて、高耐圧を得るために深い拡散層を形成する際に、横方向の不純物拡散の拡がりを抑制することができる。具体的には、終端部に形成されるガードリング拡散層と、ゲート電極と、の間に、中性不純物を含む半導体領域を形成し、ガードリング拡散層の深さを保ちつつ横方向の拡がりを抑えることが可能となる。これにより、終端部の長さを短くすることが可能となり、チップサイズの縮小や、オン抵抗の低減を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２・・・半導体装置、 １０・・・Ｎ型ベース層、 １０ａ・・・表面、 ２０・・・Ｐ型ベース層、 ３０・・・Ｎ型エミッタ層、 ４０・・・ゲート電極、 ４０ｅ・・・ゲート電極の底部に絶縁膜を介して接するＮ型ベース層端、 ４１・・・ゲートトレンチ、 ４３・・・絶縁膜、 ４５・・・層間絶縁膜、 ４７・・・開口、 ５０、５５・・・Ｐ型フローティング層、 ５５ａ・・・下面、 ６０・・・半導体領域、 ７０・・・Ｐ型コレクタ層、 ８０・・・エミッタ電極、 ９０・・・コレクタ電極

Claims (5)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層上に選択的に設けられた第２導電型の第２半導体層と、
    前記第２半導体層上に設けられた第１導電型の第３半導体層と、
    前記第３半導体層側から前記第１半導体層中まで達し、前記第２半導体層および前記第３半導体層に絶縁膜を介して対向する少なくとも１つの制御電極と、
    前記制御電極の前記第２半導体層とは反対の側に設けられた第２導電型の第４半導体層と、
    前記制御電極の底部と前記絶縁膜を介して接する前記第１半導体層と、前記第４半導体層と、の間に設けられ、前記第１半導体層中、または、前記第４半導体層中の少なくともどちらかにおいて電気的に不活性な元素を少なくとも１種類含む半導体領域と、
    を備えた半導体装置。
  2. 前記半導体領域は、炭素、窒素、フッ素のうちの少なくとも１つの元素を含む請求項１記載の半導体装置。
  3. 前記第１半導体層の前記第２半導体層とは反対側に設けられた第２導電型の第５半導体層をさらに備え、
    前記第４半導体層と、前記第５半導体層と、の距離は、前記制御電極と、前記第５半導体層と、の距離よりも短い請求項１または２に記載の半導体装置。
  4. 複数の前記制御電極を備え、
    前記第２半導体層および前記第３半導体層は、前記複数の制御電極のうちの隣り合う２つの制御電極の間に設けられる請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第３半導体層、前記第４半導体層および前記制御電極を覆い、前記第３半導体層に電気的に接続された第１電極と、
    前記第５半導体層に電気的に接続された第２電極と、
    をさらに備え、
    前記第４半導体層は、前記第１電極、前記第２電極および前記制御電極のいずれにも電気的に接続されない請求項１〜４のいずれか１つに記載の半導体装置。
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