CN105374865A - 半导体装置 - Google Patents

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CN105374865A CN201510096580.3A CN201510096580A CN105374865A CN 105374865 A CN105374865 A CN 105374865A CN 201510096580 A CN201510096580 A CN 201510096580A CN 105374865 A CN105374865 A CN 105374865A
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Abstract

本发明的实施方式提供一种能够提高耐压及降低损失的半导体装置。实施方式的半导体装置包括：第二导电型的第二半导体层，选择性地设置在第一导电型的第一半导体层上；第一导电型的第三半导体层，设置在所述第二半导体层上；第二导电型的第四半导体层，选择性地设置在所述第一半导体层上；及控制电极，隔着绝缘膜而与所述第二半导体层及所述第三半导体层相邻，且位于所述第二半导体层与所述第四半导体层之间。而且，还包括半导体区域，所述半导体区域隔着所述绝缘膜而与所述控制电极的底部相邻，并设置于所述第一半导体层中或所述第四半导体层中的至少任一者中，且包含至少一种电惰性的元素。

Description

半导体装置
[相关申请案]
本申请案享受以日本专利申请2014-165984号(申请日：2014年8月18日)为基础申请案的优先权。本申请案以参考该基础申请案的方式包含基础申请案的所有内容。
技术领域
实施方式涉及一种半导体装置。
背景技术
用于开关的半导体装置也被称为功率半导体装置等，被利用于车载或智能电网(smartgrid)等各种用途。而且，要求功率半导体装置具有高耐压特性及低损失性(低正向电压Vf)或高速性(开关速度的高速化)等。例如，具有沟槽栅极构造的IEGT(InjectionEnhancedGateTransistor，电子注入增强栅极晶体管)适于要求高耐压及高速性的用途。IEGT中有包含P型浮动层者，该P型浮动层配置在沟槽间，使空穴电流密度提高。浮动层促进载流子的积存，实现低损失性。因此，浮动层优选比栅极电极更深地形成。然而，如果使浮动层的P型杂质较深地扩散，那么有浮动层越过栅极电极而与基极层相连，使IEGT的特性劣化的情况。
发明内容
本发明的实施方式提供一种能够提高耐压及降低损失的半导体装置。
实施方式的半导体装置包括：第一导电型的第一半导体层；第二导电型的第二半导体层，选择性地设置在所述第一半导体层上；第一导电型的第三半导体层，设置在所述第二半导体层上；第二导电型的第四半导体层，选择性地设置在所述第一半导体层上；及控制电极，从所述第三半导体层侧到达所述第一半导体层中，隔着绝缘膜而与所述第二半导体层及所述第三半导体层相邻，且位于所述第二半导体层与所述第四半导体层之间。而且，还包括半导体区域，该半导体区域隔着所述绝缘膜而与所述控制电极的底部相邻，并设置于所述第一半导体层中或所述第四半导体层中的至少任一者中，且包含至少一种电惰性的元素。
附图说明
图1是表示实施方式的半导体装置的示意剖视图。
图2(a)～(c)是表示实施方式的半导体装置的制造过程的示意剖视图。
图3(a)、(b)是表示继图2之后的制造过程的示意剖视图。
图4(a)、(b)是表示实施方式的半导体装置的特性的示意图。
图5是表示比较例的半导体装置的示意剖视图。
图6(a)、(b)是表示比较例的半导体装置的特性的示意图。
具体实施方式
以下，一面参照附图一面对实施方式进行说明。对于附图中的相同部分标注相同编号并适当省略其详细说明，而对不同部分进行说明。另外，附图为示意性或概念性，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实相同。而且，即便在表示相同部分的情形时，也有根据附图而将彼此的尺寸或比率不同地表示的情况。
此外，使用各图中所示的X轴、Y轴及Z轴对各部分的配置及构成进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有以Z方向为上方、其相反方向为下方而进行说明的情况。
图1是表示实施方式的半导体装置1的示意剖视图。半导体装置1例如为IEGT。以下，将第一导电型设为N型、第二导电型设为P型而进行说明，但并不限定于此。也可将第一导电型设为P型、第二导电型设为N型。
半导体装置1包括第一半导体层(以下，称为N型基极层10)、第二半导体层(以下，称为P型基极层20)、及第三半导体层(以下，称为N型射极层30)。P型基极层20选择性地设置在N型基极层10上。N型射极层30设置在P型基极层20上。
半导体装置1还包括至少一个控制电极(以下，称为栅极电极40)及绝缘膜43。栅极电极40从N型射极层30侧延伸到N型基极层10中。栅极电极40隔着绝缘膜43而与P型基极层20及N型射极层相邻。而且，栅极电极40隔着绝缘膜43而与N型基极层10相邻。
此例中，多个栅极电极40沿X方向排列配置。而且，栅极电极40分别沿Y方向延伸。多个栅极电极40也可利用未图示的部分相连。此外，多个栅极电极40也可利用未图示的栅极配线而电连接。P型基极层20及N型射极层30设置在X方向上相邻的两个栅极电极40之间。
半导体装置1还包括第四半导体层(以下，称为P型浮动层50)及半导体区域60。P型浮动层50设置在栅极电极40的与P型基极层20相反的一侧。即，在沿X方向排列的多个栅极电极40之间，P型基极层20及p型浮动层50沿X方向交替配置。P型浮动层50在相邻的栅极电极40之间设置在N型基极层10上。
半导体区域60设置在隔着绝缘膜43而与栅极电极40的底部相接的N型基极层10中的区域40e与P型浮动层50之间。半导体区域60在N型基极层10或P型浮动层50的至少任一者中包含至少一种电惰性的元素。半导体区域60也可跨及N型基极层10中与P型浮动层50中的两者的区域而形成。半导体区域60包含例如碳、氮、氟中的至少一种元素。
半导体装置1还包括第五半导体层(以下，称为P型集极层70)、层间绝缘膜45、第一电极(以下，称为射极电极80)、及第二电极(以下，称为集极电极90)。
P型集极层70设置在N型基极层10的与P型基极层20相反的一侧。P型集极层70例如与N型基极层10相接。
层间绝缘膜45以覆盖栅极电极40及P型浮动层50的方式形成。层间绝缘膜45在N型射极层30的正上方具有开口47。
射极电极80隔着层间绝缘膜45而覆盖栅极电极40与P型浮动层50。而且，射极电极80覆盖N型射极层30，且经由开口47而电连接于N型射极层30。
集极电极90设置在P型集极层70的与N型基极层10相反的一侧。集极电极90电连接于P型集极层70。
这里，P型浮动层50比栅极电极40更深地形成。即，P型浮动层50的底部50e与P型集极层70的距离d1短于栅极电极40的底部与P型集极层70的距离d2。另外，P型浮动层50未电连接于射极电极80、集极电极90及栅极电极40的任一者。
接下来，参照图2(a)～图2(c)、图3(a)及图3(b)对半导体装置1的制造方法进行说明。图2(a)～图3(b)是表示半导体装置1的制造过程的示意剖视图。
如图2(a)所示，准备N型基极层10。N型基极层10例如既可为设置在硅衬底上的N型硅层，也可为N型硅衬底。
其次，在N型基极层10的表面10a侧，分别注入P型杂质，例如硼(B11)及中性杂质，例如碳(C12)。这里，所谓中性杂质是指例如在N型基极层10中电惰性的杂质元素。即，中性杂质是不产生电子或空穴，而为电中性的杂质元素。在N型基极层10为硅层的情形时，中性杂质例如为碳、氮、氟等。
P型杂质例如离子注入至在后续步骤(参照图2(c))中形成的X方向上相邻的两个栅极电极40的中央的区域103。关于P型杂质(B11)的离子注入条件，例如注入能量为130keV，剂量为7×1014cm-2。
中性杂质例如离子注入至在后续步骤(参照图2(c))中形成栅极电极40的区域与区域103之间的区域105。区域105优选形成在形成栅极电极40的区域附近。区域105例如形成在距后续步骤中形成的栅极沟槽41的侧面为1μm的位置。区域105的X方向的宽度例如为1μm。
区域105例如形成在比区域103更深的位置。例如，如果将栅极沟槽41的深度设为5.5μm，那么中性杂质以其浓度分布的峰值位于4～6μm的深度的方式进行离子注入。例如，将碳C12在注入能量为1200keV、剂量为1×1013cm-2的条件下进行离子注入。
然后，通过对N型基极层10进行热处理，而使P型杂质活化且扩散。热处理例如在1150℃、750分钟的条件下进行。由此，如图2(b)所示，能够在N型基极层10上形成P型浮动层50。P型浮动层50的Z方向的厚度(深度)例如为11μm。
与P型浮动层50同时地，形成半导体区域60。半导体区域60是包含中性杂质、即电惰性的杂质的区域。半导体区域60例如形成在N型基极层10的区域40e与P型浮动层50之间，所述N型基极层10的区域40e经由后续步骤中形成的绝缘膜而与后续步骤中形成的栅极电极40的底部相接。另外，半导体区域60形成在N型基极层10的区域40e的附近。半导体区域60形成在N型基极层10中或P型浮动层50中的至少任一者中。另外，半导体区域60也可跨及N型基极层10中与P型浮动层50中的两者的区域而形成。
其次，如图2(c)所示，在N型基极层10的表面10a侧形成栅极沟槽41。栅极沟槽形成在区域105之间且隔着区域105而与区域103相邻的区域。然后，形成覆盖栅极沟槽41的内面的绝缘膜43。进而，形成填埋栅极沟槽41的内部的栅极电极40。绝缘膜43例如是氧化硅膜，作为栅极绝缘膜而发挥功能。栅极电极40例如是导电性的多晶硅。
如图3(a)所示，形成P型基极层20。P型基极层20在栅极电极40的与P型浮动层50相反的一侧，形成在相邻的栅极电极40之间。P型基极层20通过将P型杂质，例如硼(B)选择性地离子注入而形成。
如图3(b)所示，将N型射极层30形成在P型基极层20上。N型射极层30通过将N型杂质，例如磷(P)选择性地离子注入而形成。然后，形成层间绝缘膜45、P型集极层70、射极电极80、及集极电极90而完成半导体装置1。
图5及图6是表示比较例的半导体装置2的示意剖视图及表示其特性的示意图。
如图5所示，半导体装置2包括P型浮动层55，且不具有半导体区域60。P型浮动层55越过栅极电极40而扩展到P型基极层20侧。换言之，P型浮动层55的下表面55a越过栅极电极40而到达P型基极层20。
图6(a)是表示半导体装置2的栅极电极40的附近的载流子的流动的示意图。图6(b)是表示半导体装置2的集极-射极间的电流电压特性的曲线图。纵轴是集极电流IC，横轴是集极-射极间的电压VC。图6(b)中所示的两个特性表示晶片中的不同两点处的电流电压特性。
如图6(a)所示，半导体装置2中，因P型浮动层55而空穴不会积存，空穴电流从P型浮动层55越过栅极电极40而流动到P型基极层20。因此，在P型基极层20的正下方的N型基极层10中，空穴电流密度的上升被抑制。由此，如图6(b)所示，电流电压特性产生出现负阻区域ISB的所谓骤回(snapback)不良。这种特性不仅会产生于元件的整个面，在其一部分区域中P型浮动层55与P型基极层20相连也会产生。
例如，如果想要抑制P型浮动层55的横方向(X方向)的扩展，以使得不产生骤回不良，那么有P型浮动层55的有效载流子量减少的担忧。具体而言，考虑有使注入P型杂质的区域103的X方向的宽度变窄，而抑制P型杂质向栅极电极40侧扩展的方法，但会导致栅极电极40的附近的P型杂质的浓度下降。这种半导体装置中，经由N型基极层10而流动的空穴电流的密度变动变大，正向电压Vf不稳定。
相对于此，图4(a)所示的示意图表示半导体装置1的栅极电极40的附近的P型载流子的分布。而且，图4(b)是表示半导体装置1的集极-射极间的电流电压特性的曲线图。纵轴是集极电流IC，横轴是集极-射极间的电压VC。
图4(a)中的区域50a～50d表示P型浮动层50中的杂质分布的模拟结果。例如，区域50a中，P型杂质的浓度为1×1018cm-3左右，区域50d中，P型杂质的浓度为1×1014cm-3左右。区域50b及50c是所述两者中间的浓度。P型杂质的浓度沿从区域50a到区域50d的方向下降。此例中，P型浮动层50未越过栅极电极40而扩展到P型基极层20侧。即，半导体装置1中，P型杂质的扩散被半导体区域60抑制，从而P型浮动层向横方向(X方向)的扩展被抑制。
由此，通过P型浮动层55而促进空穴的积存，空穴电流不会直接从P型浮动层50流动到P型基极层20。而且，空穴被高效率地注入到相邻的栅极电极40间的N型基极层10，使空穴电流的密度上升。由此，如图4(b)所示，能够获得不会产生骤回不良的良好的电流电压特性。
本实施方式中，通过设置半导体区域60，而可抑制P型浮动层50向栅极电极40侧的扩展。由此，能够抑制骤回不良的产生，而获得高耐压、低损失的半导体装置1。
进而，通过设置半导体区域60，可靠性提高。例如，使注入P型杂质的区域103的X方向的宽度变窄来抑制P型杂质向栅极电极40侧扩展，由此抑制骤回不良的半导体装置中，在高温的偏压试验(例如，150℃下2000小时的通电试验)中确认到电流电压特性劣化，产生骤回不良。原因在于，在高温下的试验中硼从P型浮动层向横方向(X方向)缓缓扩散，而引发骤回不良。如上所述，以往的半导体装置中，可知虽能够改善初始特性，但可靠性有问题。另一方面，本实施方式中，即便在高温下的偏压试验中，电流电压特性也不会劣化，能够实现高可靠性。
而且，通过设置半导体区域60，而可增大P型浮动层50的形成条件、即离子注入条件及热处理条件的容限。结果，例如能够将P型浮动层50与设置在终端部的保护环同时地形成，也能够实现制造步骤的缩短及成本削减。
此外，本实施方式并不限定于所述例，也可应用于其他器件或步骤。例如，在其他功率半导体装置中，当为了获得高耐压而形成较深的扩散层时，能够抑制横方向的杂质扩散的扩展。具体而言，在形成于终端部的保护环扩散层与栅极电极之间，形成包含中性杂质的半导体区域，可一面保持保护环扩散层的深度一面抑制横方向的扩展。由此，能够缩短终端部的长度，从而能够实现芯片尺寸的缩小或导通电阻的降低。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，可进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1、2半导体装置
10N型基极层
10a表面
20P型基极层
30N型射极层
40栅极电极
40e隔着绝缘膜而与栅极电极的底部相接的N型基极层端
41栅极沟槽
43绝缘膜
45层间绝缘膜
47开口
50、55P型浮动层
55a下表面
60半导体区域
70P型集极层
80射极电极
90集极电极

Claims (5)

1.一种半导体装置，其特征在于包括：
第一导电型的第一半导体层；
第二导电型的第二半导体层，选择性地设置在所述第一半导体层上；
第一导电型的第三半导体层，设置在所述第二半导体层上；
第二导电型的第四半导体层，选择性地设置在所述第一半导体层上；
控制电极，从所述第三半导体层侧到达所述第一半导体层中，隔着绝缘膜而与所述第二半导体层及所述第三半导体层相邻，且位于所述第二半导体层与所述第四半导体层之间；及
半导体区域，隔着所述绝缘膜而与所述控制电极的底部相邻，并设置于所述第一半导体层中或所述第四半导体层中的至少任一者中，且包含至少一种电惰性的元素。
2.根据权利要求1所述的半导体装置，其特征在于：所述半导体区域包含碳、氮、氟中的至少一种元素。
3.根据权利要求1或2所述的半导体装置，其特征在于还包括：第二导电型的第五半导体层，设置在所述第一半导体层的与所述第二半导体层相反的一侧，
所述第四半导体层与所述第五半导体层的距离短于所述控制电极与所述第五半导体层的距离。
4.根据权利要求1或2所述的半导体装置，其特征在于：包括多个所述控制电极，
所述第二半导体层及所述第三半导体层设置在所述多个控制电极中的相邻的两个控制电极之间。
5.根据权利要求1或2所述的半导体装置，其特征在于还包括：
第一电极，覆盖所述第三半导体层、所述第四半导体层及所述控制电极，且电连接于所述第三半导体层；及
第二电极，电连接于所述第五半导体层；且
所述第四半导体层未电连接于所述第一电极、所述第二电极及所述控制电极中的任一者。
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