CN115831755A - 一种具有p柱区埋层的超结sgt结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种具有P柱区埋层的超结SGT结构及其制造方法。具体为包括N+Sub，所述N+Sub上方为交替设置的P柱区与N柱区，中央位置P柱区上方设置有深沟槽，两侧为超结区，深沟槽内设置有上、下两部分多晶硅，并且填充有二氧化硅层；下方的多晶硅为屏蔽栅，其两侧及底部为二氧化硅层，上方的多晶硅为栅极，其四周为二氧化硅层；两个超结区上方均为P体区，P体区内部靠近中心侧设置有N+源区；上下两面还淀积有金属化电极。本发明是全超结设计，故可以实现完全的电荷平衡，无需过度在意屏蔽栅的沟槽深度，降低了工艺难度。
Description
技术领域
本发明属于半导体技术领域，具体公开了一种具有P柱区埋层的超结SGT结构及其制造方法。
背景技术
屏蔽栅MOSFET（Shielded Gate MOSFET，简称SGT）是在传统的功率MOSFET器件上引入一个与栅极分离的屏蔽栅，该结构可以屏蔽器件的栅漏电荷，降低器件的栅电荷，加快器件的开关速度，但其仍然存在传统功率MOSFET击穿电压和导通电阻之间的矛盾关系。而超结结构是将传统功率MOS的N型漂移区转变为P柱区和N柱区交替排列的漂移区，由于引入了横向电场，故可以增加漂移区的浓度，降低器件的导通电阻。故将超结引入SGT中，既可以解决传统SGT击穿电压和导通电阻之间的矛盾关系。
现有的SGT存在击穿电压和导通电阻之间的矛盾，若想实现较大的击穿电压，需要较厚的漂移区，此时导通电阻也会很大。而超结结构的则可以通过引入一个横向的电场，使横向上P柱区和N柱区相互耗尽，此时可以增大漂移区的掺杂浓度，降低漂移区的电阻率，在保证器件击穿电压的前提下，降低器件的导通电阻。
专利文献CN113782612A提出了一种超结屏蔽栅MOSFET结构，但由于其是半超结设计，为了保证电荷平衡，要求屏蔽栅的沟槽长度超过N柱区，参见图13，但是又不能超过过多，对屏蔽栅沟槽的深度有严格要求。
发明内容
为了解决上述问题，本发明的目的在于提供一种具有P柱区埋层的超结SGT结构及其制造方法，使用全超结设计，实现完全的电荷平衡，无需过度在意屏蔽栅的沟槽深度，降低了工艺难度。
本发明是通过以下技术方案来实现：
一种具有P柱区埋层的超结SGT结构的制造方法，具体包括以下步骤：
步骤一、选取N型合适电阻率的硅片N+ Sub作为制作外延层的衬底片；
步骤二、在所选取的N+ Sub上面多次外延并注入B；
步骤三、外延生长完成后退火；
步骤四、在P柱区埋层位置挖屏蔽栅沟槽；
步骤五、氧化屏蔽栅的侧氧层；
步骤六、在氧化层之上淀积多晶硅形成屏蔽栅；
步骤七、刻蚀掉多余氧化层和多晶硅，所述步骤六中的屏蔽栅上表面低于外延上表面；
步骤八、氧化形成栅氧层；
步骤九、在氧化层上淀积多晶硅形成栅极；
步骤十、刻蚀掉多余氧化层和多晶硅，使所述栅极上表面与外延齐平；
步骤十一、在栅极两侧注入形成P体区和N+源区；
步骤十二、背面减薄衬底片，两面淀积金属化电极。
步骤三中，退火后形成P柱与N柱交替排布结构，底面与N+ Sub接触。
步骤十一中，N+源区在靠近栅极的位置。
如上述制造方法制得的具有P柱区埋层的超结SGT结构。
与现有技术相比，本发明具有以下有益的技术效果：
本发明提供了一种具有P柱区埋层的超结SGT结构及其制作方法，改善了传统SGT击穿电压和导通电阻之间的矛盾关系，在相同耐压下降低了器件的导通电阻。
本发明由于是全超结设计，故可以实现完全的电荷平衡，无需过度在意屏蔽栅的沟槽深度，降低了工艺难度。
附图说明
图1为本发明步骤一的示意图。
图2为本发明步骤二的示意图。
图3为本发明步骤三的示意图。
图4为本发明步骤四的示意图。
图5为本发明步骤五的示意图。
图6为本发明步骤六的示意图。
图7为本发明步骤七的示意图。
图8为本发明步骤八的示意图。
图9为本发明步骤九的示意图。
图10为本发明步骤十的示意图。
图11为本发明步骤十一的示意图。
图12为本发明步骤十二的示意图。
图13为现有SCT结构示意图。
具体实施方式
下面对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
参见图1-12，本发明公开了一种具有P柱区埋层的超结SGT结构的制造方法，具体包括以下步骤：
1、首先选取N型合适电阻率的硅片N+ Sub作为制作外延层的衬底片；
2、在所选取的N+ Sub上面多次外延并注入B；
3、外延生长完成后退火；
4、在P柱区埋层位置挖屏蔽栅沟槽；
5、氧化屏蔽栅的侧氧层；
6、在氧化层之上淀积多晶硅形成屏蔽栅；
7、刻蚀掉多余氧化层和多晶硅；
8、氧化形成栅氧层；
9、在氧化层上淀积多晶硅形成栅极；
10、刻蚀掉多余氧化层和多晶硅；
11、注入形成P体区和N+源区；
12、背面减薄，金属化电极。
通过上述制造方法制得的具有P柱区埋层的超结SGT结构，参见图12，包括N+ Sub，所述N+ Sub上方为交替设置的P柱区-N柱区-P柱区- N柱区-P柱区，中央P柱区上方设置有深沟槽，深沟槽内设置有上、下两部分多晶硅，并且填充有二氧化硅层；下方的多晶硅通过步骤6填充，为屏蔽栅SG，其两侧及底部为二氧化硅层，上方的多晶硅通过步骤9填充，为栅极G，其四周为二氧化硅层；两侧的P柱区-N柱区为超结区，两个超结区上方均为P体区，P体区内部靠近中心侧设置有N+源区；上下两面还淀积有金属化电极。
本发明采用全超结设计，有别于现有技术中的半超结设计，不需要严格控制屏蔽栅的沟槽深度，同时具备超结结构的优点，即增大漂移区的掺杂浓度，降低漂移区的电阻率，在保证器件击穿电压的前提下，降低器件的导通电阻；因此，本发明给出了一种全新的超结SGT结构的技术方案，可以实现完全的电荷平衡，无需过度在意屏蔽栅的沟槽深度，降低了工艺难度。。
本发明的内容不限于实施例所列举，本领域普通技术人员通过阅读本发明说明书而对本发明技术方案采取的任何等效的变换，均为本发明的权利要求所涵盖。
Claims (4)
1.一种具有P柱区埋层的超结SGT结构的制造方法，其特征在于，具体包括以下步骤：
步骤一、选取N型合适电阻率的硅片N+ Sub作为制作外延层的衬底片；
步骤二、在所选取的N+ Sub上面多次外延并注入B；
步骤三、外延生长完成后退火；
步骤四、在P柱区埋层位置挖屏蔽栅沟槽；
步骤五、氧化屏蔽栅的侧氧层；
步骤六、在氧化层之上淀积多晶硅形成屏蔽栅；
步骤七、刻蚀掉多余氧化层和多晶硅，所述步骤六中的屏蔽栅上表面低于外延上表面；
步骤八、氧化形成栅氧层；
步骤九、在氧化层上淀积多晶硅形成栅极；
步骤十、刻蚀掉多余氧化层和多晶硅，使所述栅极上表面与外延齐平；
步骤十一、在栅极两侧注入形成P体区和N+源区；
步骤十二、背面减薄衬底片，两面淀积金属化电极。
2.根据权利要求1所述的一种具有P柱区埋层的超结SGT结构的制造方法，其特征在于：
步骤三中，退火后形成P柱与N柱交替排布结构，底面与N+ Sub接触。
3.根据权利要求2所述的一种具有P柱区埋层的超结SGT结构的制造方法，其特征在于：步骤十一中，N+源区在靠近栅极的位置。
4.如权利要求1所述制造方法制得的具有P柱区埋层的超结SGT结构。
Priority Applications (1)
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| CN202211638023.6A CN115831755A (zh) | 2022-12-20 | 2022-12-20 | 一种具有p柱区埋层的超结sgt结构及其制造方法 |
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| CN115831755A true CN115831755A (zh) | 2023-03-21 |
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| CN202211638023.6A Pending CN115831755A (zh) | 2022-12-20 | 2022-12-20 | 一种具有p柱区埋层的超结sgt结构及其制造方法 |
Country Status (1)
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2022
- 2022-12-20 CN CN202211638023.6A patent/CN115831755A/zh active Pending
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