CN216980571U - 一种分裂栅mos器件 - Google Patents

Abstract

本实用新型涉及半导体技术领域，公开了一种分裂栅MOS器件，其中分裂栅MOS器件包括衬底，衬底上从下往上依次设有第一导电类型的第一外延层、第二外延层和第三外延层，第二外延层的掺杂浓度大于第一外延层的掺杂浓度，第二外延层的掺杂浓度大于第三外延层的掺杂浓度，第一外延层、第二外延层和第三外延层组成分裂栅MOS器件的漂移区，通过设置第二外延层的掺杂浓度分别大于第一外延层的掺杂浓度和第三外延层的掺杂浓度，第一方面高掺杂浓度的第二外延层可以加强漂移区的电场调制作用，增加分裂栅MOS器件的耐压；第二方面可以避免电场线在沟槽底部两侧堆积，防止分裂栅MOS器件耐压时提前在沟槽底部两侧击穿；第三方面降低了器件的导通电阻。

Description

一种分裂栅MOS器件

技术领域

本实用新型涉及半导体技术领域，具体涉及一种分裂栅MOS器件。

背景技术

在传统沟槽型的MOSFET结构中，栅极与漏极区仅以栅极氧化物隔离，因此传统沟槽型的MOSFET会由于高栅漏电容导致的高开关损耗而限制其应用。

在MOSFET的发展历程中，分裂栅(SGT)器件通过在栅极和漏极之间添加一个源电极来减少开关损耗。分裂栅结构的沟槽有两部分：上电极是控制栅电极，下电极是屏蔽栅源电极，通过单独的触点连接到源极，相当于延展到器件内部的场板以平衡漂移区的电荷。现有的分裂栅器件大多是在衬底上生长一层或者两层外延层，然后在一层或者两侧外延层上制作MOS器件，虽然相对现有传统沟槽型的MOSFET，其性能参数得到了提升，但是其器件耐压、防击穿能力和整体导通电阻等参数仍然不能满足一些场合的使用要求。

实用新型内容

鉴于背景技术的不足，本实用新型提供了一种分裂栅MOS器件，用来提高分裂栅MOS器件的耐压能力、防击穿能力，和降低分裂栅MOS器件的导通电阻。

为解决以上技术问题，本实用新型第一方面提供了一种分裂栅MOS器件，包括衬底，所述衬底上从下往上依次设有第一导电类型的第一外延层、第二外延层和第三外延层，所述第二外延层的掺杂浓度大于第一外延层的掺杂浓度，所述第二外延层的掺杂浓度大于第三外延层的掺杂浓度。

在本实用新型第一方面的某种实施方式中，所述第一外延层的掺杂浓度大于第三外延层的掺杂浓度。

在本实用新型第一方面的某种实施方式中，所述第一外延层与第二外延层之间设有第一导电类型的第一渐变层，所述第一渐变层的掺杂浓度分布从第二外延层底部往第一外延层顶部逐渐降低，所述第二外延层和第三外延层之间设有第一导电类型的第二渐变层，所述第二渐变层的掺杂浓度分布从第三外延层底部往第二外延层顶部逐渐升高。

在本实用新型第一方面的某种实施方式中，所述第一渐变层的底部的掺杂浓度大于第一外延层的掺杂浓度，所述第一渐变层的顶部掺杂浓度小于第二外延层的掺杂浓度；所述第二渐变层的底部的掺杂浓度小于第二外延层的掺杂浓度略低，所述第二渐变层的顶部的掺杂浓度大于第三外延层的掺杂浓度。

在本实用新型第一方面的某种实施方式中，所述第三外延层上设有第二导电类型的体区，所述体区的顶部向下开设有沟槽，所述沟槽的底部向下延伸至所述第一外延层内；所述沟槽中设有栅氧化层，所述栅氧化层的顶部与所述体区的顶部齐平，所述栅氧化层中设有屏蔽栅源电极和控制栅电极；所述沟槽两侧的体区顶部设有第一导电类型源极区和第二导电类型源极区；所述体区和栅氧化层上设有场氧化层，所述场氧化层上设有绝缘介质层，所述绝缘介质层上设有金属层，接触孔穿过所述场氧化层和绝缘介质层使所述第一导电类型源极区和所述金属层电连接。

在本实用新型第一方面的某种实施方式中，所述控制栅电极包括左控制栅电极和右控制栅电极，所述左控制栅电极和右控制栅电极分别在所述屏蔽栅源电极的两侧。

在本实用新型第一方面的某种实施方式中，当所述第一导电类型为P型时，第二导电类型为N型；当所述第一导电类型为N型时，第二导电类型为P型。

第二方面，本实用新型还提供了一种分裂栅MOS器件的制备方法，包括以下步骤：

S1：选取衬底，在衬底上生长第一导电类型且掺杂浓度为第一掺杂浓度的第一外延层；

S2：在第一外延层的上表面上通过一次或者多次注入第一导电类型杂质和退火的方式形成掺杂浓度从下到上非均匀递增的第一导电类型的第一渐变层；

S3：在所述第一渐变层上生长第一导电类型且掺杂浓度为第二掺杂浓度的第二外延层；

S4：在所述第二外延层的上表面上通过一次或者多次注入小剂量第二导电类型的杂质和退火的方式形成掺杂浓度从下到上非均匀递减的第一导电类型的第二渐变层；

S5:在所述第二渐变层上生长第一导电类型且浓度为第三掺杂浓度的第三外延层，所述第二掺杂浓度大于第一掺杂浓度，所述第一掺杂浓度大于第三掺杂浓度；

S6：在所述第三外延层的上表面上通过注入第二导电类型的杂质和退火的方式形成第二导电类型的体区；

S7：通过蚀刻工艺在所述第二导电类型的体区上向下蚀刻沟槽，所述沟槽的底部向下延伸至所述第一外延层内；

S8：在所述沟槽的内壁和所述第二导电类型的体区的表面上沉积栅氧化层；

S9：在沟槽中的所述栅氧化层之间的屏蔽栅沟槽区域沉积多晶硅来制作屏蔽栅源电极；

S10:回刻所述源电极使源电极的顶部在所述第二导电类型体区的上表面的下方后生长氧化层保护屏蔽栅源电极；然后刻蚀去除所述第二导电类型的体区上方的氧化层并通过干法刻蚀形成左控制栅沟槽和右控制栅沟槽，所述左控制栅沟槽和右控制栅沟槽分别在所述屏蔽栅源电极左右两侧，所述左控制栅沟槽和右控制栅沟槽底部与所述第二导电类型体区下表面齐平；

S11：在所述左控制栅沟槽和右控制栅沟槽中淀积多晶硅，形成左控制栅电极和右控制栅电极；然后在所述第二导电类型体区和沟槽表面生长场氧化层；

S12：在沟槽两侧的体区上通过注入的方式分别形成第一导电类型源极区和第二导电类型源极区；

S13：在所述场氧化层上生长绝缘介质层；

S14：先在所述绝缘介质层与所述沟槽两侧的第一导电类型的源极区对应的区域分别向下蚀刻出接触孔，然后在接触孔中和绝缘介质层上淀积金属层。

在本实用新型第二方面的某种实施方式中，通过一次或多次注入控制第一渐变层杂质浓度分布，所述第一渐变层的杂质浓度的分布从第二外延层底部往第一外延层顶部逐渐降低；通过一次或多次注入控制第二渐变层杂质浓度分布，所述第二渐变层的杂质浓度分布从第三外延层底部往第二外延层顶部逐渐升高。

在本实用新型第二方面的某种实施方式中，在步骤S7中，在蚀刻出所述沟槽后，通过热氧化工艺在所述沟槽的内壁面上形成一层氧化层，然后蚀刻所述氧化层使所述沟槽的底部拐角平滑。

在本实用新型第二方面的某种实施方式中，所述第一渐变层的底部的掺杂浓度大于第一外延层的掺杂浓度，所述第一渐变层的顶部掺杂浓度小于第二外延层的掺杂浓度；所述第二渐变层的底部的掺杂浓度小于第二外延层的掺杂浓度略低，所述第二渐变层的顶部的掺杂浓度大于第三外延层的掺杂浓度。

本实用新型与现有技术相比所具有的有益效果是：在本实用新型的分裂栅MOS器件的结构中，第一外延层、第二外延层和第三外延层组成分裂栅MOS器件的漂移区，通过设置第二外延层的掺杂浓度大于第一外延层的掺杂浓度和设置第一外延层的掺杂浓度大于第三外延层的掺杂浓度，第一方面高掺杂浓度的第二外延层可以加强漂移区的电场调制作用，增加分裂栅MOS器件的耐压；第二方面可以避免电场线在沟槽底部两侧堆积，进而防止分裂栅MOS器件耐压时提前在沟槽底部两侧击穿，提高了器件可靠性；第三方面降低了漂移区的整体电阻率。

另外通过第一渐变层和第二渐变层可以加强漂移区的电场调制，进一步地使漂移区场强均匀分布，并且能进一步降低器件导通电阻。

另外由于第三外延层浓度较低，会与第二外延层形成明显的浓度台阶，增强第二外延层的电场调制能力；同时第三外延层与器件的体区交接，由于工艺过程中不可避免的表面杂质污染，多晶硅栅回填质量等问题，传统结构的MOSFET易在此处即形成击穿，而较低掺杂浓度的第三外延层可以有效低规避这一点，并有效地简化器件边缘的结终端设计。

最后多次实验表明同样BV下本实用新型的器件的导通电阻可以比传统结构下降30％～50％，优值FOM(Ron*QCD)可以下降30％左右。

附图说明

图1为实施例中在衬底上制作第一外延层的结构示意图；

图2为实施例中在图1的结构上制作第一渐变层的结构示意图；

图3为实施例中在图2的结构上制作第二外延层的结构示意图；

图4为实施例中在图3的结构上制作第二渐变层的结构示意图；

图5为实施例中在图4的结构上制作第三外延层的结构示意图；

图6为实施例中在图5的结构上制作体区的结构示意图；

图7为实施例中在图6的结构上制作沟槽的结构示意图；

图8为实施例中在图7的结构上沉积栅氧化层的结构示意图；

图9为实施例中在图8的结构上制作源电极的结构示意图；

图10为实施例中在图9的结构上制作左控制栅电极沟槽和右控制栅电极沟槽的结构示意图；

图11为实施例中在图10的结构上制作左控制栅电极和右控制栅电极的结构示意图；

图12为实施例中在图11的结构上制作第一至第四源极区的结构示意图；

图13为实施例中在图12的结构上制作绝缘介质层的结构示意图；

图14为实施例中在图13的结构上制作金属层的结构示意图；

图15为实施例中没有渐变层的分裂栅MOS器件的结构示意图；

图16为实施例中的第一外延层、第一渐变层、第二外延层、第二渐变层和第三外延层的掺杂浓度示意图；

图17为实施例中第二种结构的分裂栅MOS器件与现有单层外延和双层外延的分裂栅MOS器件的漂移区电场分布示意图。

具体实施方式

现在结合附图对本实用新型作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本实用新型的基本结构，因此其仅显示与本实用新型有关的构成。

如图15所示，一种分裂栅MOS器件，包括衬底1，衬底1上从下往上依次设有第一导电类型的第一外延层2、第二外延层4和第三外延层6，第二外延层4的掺杂浓度大于第一外延层2的掺杂浓度，第二外延层4的掺杂浓度大于第三外延层6的掺杂浓度。

具体地，本实施例中，第一外延层2的掺杂浓度大于第三外延层6的掺杂浓度。

在图15中，第三外延层6上设有第二导电类型的体区7，体区7的顶部向下开设有沟槽8，沟槽8的底部向下延伸至第一外延层2内；沟槽8中设有栅氧化层9，栅氧化层9的顶部与体区7的顶部齐平，栅氧化层9中设有屏蔽栅源电极11和控制栅电极，栅氧化层9用于隔离和保护控制栅电极和屏蔽栅源电极；沟槽8两侧的体区7顶部设有第一导电类型源极区和第二导电类型源极区，在图15中，第一导电类型源极区包括源极区16和源极区18，第二导电类型源极区包括源极区17和源极区19；体区7和栅氧化层9上设有场氧化层22，场氧化层22上设有绝缘介质层20，绝缘介质层20上设有金属层21，接触孔穿过场氧化层22和绝缘介质层20使第一导电类型源极区和金属层21电连接。

具体地，在图15中，控制栅电极包括左控制栅电极14和右控制栅电极15，所述左控制栅电极14和右控制栅电极15分别在所述屏蔽栅源电极11的两侧。

可选地，第一导电类型为N型，第二导电类型为P型，或者第一导电类型为P型，第二导电类型为N型；即可通过选择不同导电类型得到不同类型的屏蔽栅功率MOSFET器件；当第一导电类型为N型，第二导电类型为P型，得到的屏蔽栅功率MOSFET器件为N型器件；当第一导电类型为P型，第二导电类型为N型，得到的屏蔽栅功率MOSFET器件为P型器件。

示例性地，本实用新型的规格参数中，第一外延层2的厚度是3um，第二外延层4的厚度是1.5um，第三外延层6的厚度是2um。

在本实施例中的分裂栅MOS器件的第二种结构中，第一外延层2与第二外延层4之间设有第一导电类型的第一渐变层3，所述第一渐变层3的掺杂浓度分布从第二外延层4底部往第一外延层2顶部逐渐降低，所述第二外延层4和第三外延层6之间设有第一导电类型的第二渐变层5，所述第二渐变层5的掺杂浓度分布从第三外延层6底部往第二外延层4顶部逐渐升高，第二种结构的分裂栅器件的结构示意图如图14所示。

在某种实施方式中第一渐变层3的底部的掺杂浓度大于第一外延层2的掺杂浓度高，第一渐变层3的顶部掺杂浓度小于第二外延层4的掺杂浓度；第二渐变层5的底部的掺杂浓度小于第二外延层的掺杂浓度，第二渐变层5的顶部的掺杂浓度大于第三外延层6的掺杂浓度。第一外延层2、第一渐变层3、第二外延层4、第二渐变层5和第三外延层6的掺杂浓度变化示意图如图16所示，在图16中，L1对应第一外延层2，a1对应第一渐变层3，L2对应第二外延层4，a2对应第二渐变层5，L3对应第三外延层6。

示例性地，在第二种结构的分裂栅MOS器件中，第一外延层2的厚度是3um，第一渐变层3的厚度是1um，第二外延层4的厚度是1.5um，第二渐变层5的厚度是1um，第三外延层6的厚度是2um，第一外延层2的掺杂浓度为7e15cm^-3，第二外延层4的掺杂浓度是4e16cm^-3，第三外延层6的掺杂厚度是5e15cm^-3，第一渐变层3的掺杂浓度从下到上在7e15cm^-3和4e16cm^-3之间非均匀递增，第二渐变层5的掺杂浓度从下到上在4e16cm^-3和5e15cm^-3之间非均匀递减。

将第一外延层2、第一渐变层3、第二外延层4、第二渐变层5和第三外延层6作为分裂栅器件的漂移区。本实用新型的分裂栅MOS器件在实际制作时，通过将第二外延层4的掺杂浓度分别大于第一外延层2的掺杂浓度和第三外延层6的掺杂浓度，可以加强漂移区的电场调制作用。如图17所示，与传统单层外延或者双层外延形成的漂移区相比，具有高浓度掺杂的第二外延层4的MOSFET会在第二外延层4与第三外延层6的交界处，即图17中的横坐标在3um到4.5um所对应的区间内形成一个电场强度尖峰，从而使整个器件内部漂移区的电场线分布更加均匀，可以获得沿着元胞深度方向最大面积的EF积分。

对于本实用新型中的分裂栅MOS器件，第二外延层4会随着掺杂浓度的提高，其在漂移区的电场调制水平会逐步提升并到达最佳水平。而过高的掺杂会打破漂移区的电荷平衡导致分裂栅MOS器件的BV急剧下降。因此可以根据第二外延层4的厚度和分裂栅MOS器件的BV需求来调制第二外延层4的最优掺杂浓度，但需要注意的是，需要让第二外延层4的掺杂浓度分别大于第一外延层2的浓度和第三外延层6的掺杂浓度，优选地，第一外延层2的掺杂浓度大于第三外延层6的掺杂浓度。

另外通过让第二外延层4的掺杂浓度大于第一外延层2的掺杂浓度，可以避免电场线在沟槽8的底部两侧堆积，可以防止分裂栅MOS器件在耐压时提前在沟槽底部两侧击穿，提高了器件可靠性，降低了工艺上屏蔽栅尺寸微缩带来的沟槽形貌难度。

另外高浓度掺杂的第二外延层4也降低了器件漂移区的整体电阻率，可以有效降低器件的导通电阻。此外，通过设置第二外延层4的掺杂浓度可以更灵活地调整第一外延层2的电阻率，进一步降低器件的导通电阻。

第三外延层6的掺杂浓度相对最低，与第二外延层4形成明显的浓度台阶，增强第二外延层4的电场调制能力。第三外延层6与器件的体区7存在交接，由于工艺过程中不可避免的表面杂质污染，多晶硅栅回填质量等问题，传统结构的MOSFET易在此处即形成击穿，而较低掺杂浓度的第三外延层6可以有效低规避这一点，并有效地简化器件边缘的结终端设计。

另外通过在第一外延层2和第二外延层4之间设置掺杂浓度渐变的第一渐变层3和在第二外延层4和第三外延层6之间设置掺杂浓度渐变的第二渐变层5，可以更好地调制漂移区内部的电场分布，使漂移区的电场沿沟槽8的纵向分布的电场强度更加平均，同时第一渐变层3和第二渐变层5的引入可以进一步降低器件在漂移区的整体电阻率。

根据TCAD仿真，同样BV下本实用新型的导通电阻可以比传统结构的导通电阻下降30％～50％，优值FOM(Ron*QCD)可以下降30％左右。

对于图15中的分裂栅MOS器件，第一外延层2、第二外延层4和第三外延层6的厚度和掺杂浓度可以参照第二种结构的分裂栅MOS器件中参数。

在某种实施方式中，为了获取目标耐压值或者目标导通电阻的分裂栅MOS器件，可以根据设计要求调整第一外延层2、第一渐变层3、第二外延层4、第二渐变层5和第三外延层6的厚度和掺杂浓度，但需让第二外延层4的掺杂浓度大于第一外延层2的掺杂浓度，让第一外延层2的掺杂浓度大于第三外延层6的掺杂浓度。

如图16所示，一种分裂栅MOS器件的制备方法，包括以下步骤：

S1：选取衬底1，在衬底1上生长第一导电类型且掺杂浓度为第一掺杂浓度的第一外延层2；执行完步骤S1后的器件的结构示意图如图1所示；

在实际制作时，第一掺杂浓度可以为7e15cm^-3，第一外延层2的厚度为4um；在实际使用时可以通过外延的方式衬底1上生长第一外延层2，为了保证第一外延层2表面的平整性，在第一外延层2生长完成后，可以对第一外延层2的顶面进行CMP平坦化处理；

S2：在第一外延层2的上表面上通过一次或者多次注入第一导电类型杂质和退火的方式形成掺杂浓度从下到上非均匀递增的第一导电类型的第一渐变层3；执行完步骤S2后的器件的结构示意图如图2所示；

在实际制作时，通过多次注入杂质以及调整每次注入的剂量和能量，可以控制第一渐变层3的各深度的浓度，更好地调整第一渐变层3的浓度梯度，另外通过多次注入可以使第一渐变层3的上表面的掺杂浓度接近步骤S3中制作的第二外延层的掺杂浓度；另外通过控制退火时间可以控制第一渐变层3的厚度，其中第一渐变层3的厚度可以是1um；

本实施例中，注入后退火的杂质分布为高斯分布，通过一次或多次注入形成的第一渐变层3杂质浓度分布是根据调整注入剂量与注入次数调控不同峰值的高斯分布叠加形成的最终的杂质分布。也就是说第一渐变层3的杂质分布是可控可调的。

S3：在第一渐变层3上生长第一导电类型且掺杂浓度为第二掺杂浓度的第二外延层4；执行完步骤S3后的器件的结构示意图如图3所示；

在实际制作时，第二掺杂浓度可以是4e16cm^-3，第二外延层4的厚度可以是2.5um；在实际制作时可以通过外延的方式第一渐变层3上生长第二外延层4，为了保证第二外延层4表面的平整性，在第二外延层4生长完成后，可以对第二外延层4的顶面进行CMP平坦化处理；

S4：在第二外延层4的上表面上通过一次或者多次注入第二导电类型的杂质和退火的方式形成掺杂浓度从下到上非均匀递减的第一导电类型的第二渐变层5；执行完步骤S4后的器件的结构示意图如图4所示；

在实际制作时，通过多次注入杂质以及调整每次注入的剂量和能量，可以控制第二渐变层5的各深度的浓度，更好地调整第二渐变层5的浓度梯度，另外通过多次注入可以使第二渐变层5的上表面的掺杂浓度接近步骤S5中制作的第三外延层6的掺杂浓度；另外通过控制退火时间可以控制第二渐变层5的厚度，其中第二渐变层5的厚度可以是1um；

本实施例中，注入后退火的杂质分布为高斯分布，通过一次或多次注入形成的第二渐变层5杂质浓度分布是根据调整注入剂量与注入次数调控不同峰值的高斯分布叠加形成的最终的杂质分布。也就是说第二渐变层5的杂质分布是可控可调的。

S5:在第二渐变层5上生长第一导电类型且浓度为第三掺杂浓度的第三外延层6，第二掺杂浓度大于第一掺杂浓度，第一掺杂浓度大于第三掺杂浓度；执行完步骤S5后的器件的结构示意图如图5所示；

在实际制作时，第三掺杂浓度可以是5e15cm^-3，第三外延层6的厚度可以是3um；在实际制作时可以通过外延的方式第二渐变层5上生长第三外延层6，为了保证第三外延层6表面的平整性，在第三外延层6生长完成后，可以对第三外延层6的顶面进行CMP平坦化处理；

S6：在第三外延层6的上表面上通过注入第二导电类型的杂质和退火的方式形成第二导电类型的体区7；执行完步骤S6后的器件的结构示意图如图5所示；

在实际制作时，体区7的厚度可以是1um，体区7的浓度可以是1.6e18cm^-3；

S7：通过蚀刻工艺在第二导电类型的体区7上向下蚀刻沟槽8，沟槽8的底部向下延伸至第一外延层2内；执行完步骤S7的结构示意图如图7所示；

在实际制作时，可以使用干法蚀刻的方式在体区7上向下蚀刻沟槽8；另外在蚀刻出沟槽8后，通过热氧化工艺在沟槽8的内壁面上形成一层氧化层，然后蚀刻氧化层使所述沟槽8的底部拐角平滑；

S8：在沟槽8的内壁和第二导电类型的体区7的表面上沉积栅氧化层9；执行完步骤S8后的器件的结构示意图如图8所示，从图8中可以得到，沟槽8的内壁的栅氧化层9之间存在屏蔽栅沟槽10；

S9：在沟槽8中的栅氧化层9之间的屏蔽栅沟槽10沉积多晶硅来制作屏蔽栅源电极11；执行完步骤S9后的器件的结构示意图如图9所示；

S10:回刻屏蔽栅源电极11使屏蔽栅源电极11的顶部在第二导电类型的体区7的上表面的下方后生长氧化层保护屏蔽栅源电极11；然后刻蚀去除第二导电类型的体区7上方的氧化层并通过干法刻蚀形成左控制栅沟槽12和右控制栅沟槽13，左控制栅沟槽12和右控制栅沟槽13分别在屏蔽栅源电极11左右两侧，左控制栅沟槽12和右控制栅沟槽13底部与所述第二导电类型的体区7下表面齐平；执行完步骤S10后的器件的结构示意图如图10所示；

在步骤S10中，为了保证屏蔽栅源电极11的填充的形貌和质量，要先回刻屏蔽栅源电极11，在屏蔽栅源电极11回刻完成后，需要在栅氧化层9中制作左控制栅电极14和右控制栅电极15，因此需要在栅氧化层9中蚀刻出左控制栅沟槽12和右控制栅沟槽13，为了在蚀刻左控制栅沟槽12和右控制栅沟槽13时保护屏蔽栅源电极11，需要在第二导电类型的体区7的上表面的下方后生长氧化层；在氧化层生长完成后，通过曝光和显影工艺定义出左控制栅沟槽12和右控制栅沟槽13的位置，然后通过蚀刻工艺将左控制栅沟槽12和右控制栅沟槽13在栅氧化层9中蚀刻出来；

S11：在所述左控制栅沟槽12和右控制栅沟槽13中淀积多晶硅，形成左控制栅电极14和右控制栅电极15；然后在所述第二导电类型的体区7和沟槽8表面生长场氧化层；执行完步骤S11后的器件的结构示意图如图11所示；

S12：在沟槽8两侧的体区上通过注入的方式分别形成第一导电类型源极区和第二导电类型源极区；执行完步骤S12的器件的结构示意图12所示；在图12中，第一导电类型源极区包括源极区16和源极区18，第二导电类型源极区包括源极区17和源极区19；

S13：在场氧化层22上生长绝缘介质层20；执行完步骤S13后的器件的结构示意图如图13所示；

S14：先在所述绝缘介质层20与沟槽8两侧的第一导电类型源极区对应的区域分别向下蚀刻出接触孔，然后在接触孔中和绝缘介质层20上淀积金属层21；执行完步骤S14后的器件的结构示意图如图14所示；图14中的分裂栅MOS器件是带有第一渐变层3和第二渐变层5；当分裂栅MOS器件不需要第一渐变层3和第二渐变层5时，将上述步骤S1-S14中的步骤S2和S4去掉即可。

在本实用新型的制备方法中，在执行步骤S2时，第一渐变层3的底部的掺杂浓度大于第一外延层2的掺杂浓度，第一渐变层3的顶部掺杂浓度小于第二外延层4的掺杂浓度；在执行步骤S4时，第二渐变层5的底部的掺杂浓度小于第二外延层4的掺杂浓度，第二渐变层5的顶部的掺杂浓度大于第三外延层4的底部的掺杂浓度。

在本实用新型的制备方法中，当第一导电类型为P型时，第二导电类型为N型，此时本实用新型的分裂栅MOS器件为NMOS；当第一导电类型为N型时，第二导电类型为P型，此时本实用新型的分裂栅MOS器件为PMOS。

上述依据本实用新型为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项实用新型技术思想的范围内，进行多样的变更以及修改。本项实用新型的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (4)

1.一种分裂栅MOS器件，其特征在于，包括衬底，所述衬底上从下往上依次设有第一导电类型的第一外延层、第一导电类型的第一渐变层、第一导电类型的第二外延层、第一导电类型的第二外延层和第一导电类型的第三外延层。

2.根据权利要求1所述的一种分裂栅MOS器件，其特征在于，所述第三外延层上设有第二导电类型的体区，所述体区的顶部向下设有沟槽，所述沟槽的底部向下延伸至所述第一外延层内；所述沟槽中设有栅氧化层，所述栅氧化层的顶部与所述体区的顶部齐平，所述栅氧化层中设有屏蔽栅源电极和控制栅电极；所述沟槽两侧的体区顶部设有第一导电类型源极区和第二导电类型源极区；所述体区和栅氧化层上设有场氧化层，所述场氧化层上设有绝缘介质层，所述绝缘介质层上设有金属层，接触孔穿过所述场氧化层和绝缘介质层使所述第一导电类型源极区和所述金属层电连接。

3.根据权利要求2所述的一种分裂栅MOS器件，其特征在于，所述控制栅电极包括左控制栅电极和右控制栅电极，所述左控制栅电极和右控制栅电极分别在所述屏蔽栅源电极的两侧。

4.根据权利要求2所述的一种分裂栅MOS器件，其特征在于，当所述第一导电类型为P型时，第二导电类型为N型；当所述第一导电类型为N型时，第二导电类型为P型。

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