CN106206737A - 半浮栅晶体管工艺方法 - Google Patents

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Abstract

一种半浮栅晶体管工艺方法，包括：衬底中形成半浮栅阱区，在衬底表面形成氧化物层，并且在半浮栅阱区中形成由隔离区隔开的半浮栅凹槽，去除半浮栅阱区表面特定区域的氧化物层以露出衬底；在衬底表面沉积第一栅极多晶硅层，所述第一栅极多晶硅层填充了半浮栅凹槽；在第一栅极多晶硅层表面形成阻挡层；去除一部分阻挡层；沉积第二栅极多晶硅层；对第二栅极多晶硅层和第一对栅极多晶硅层进行全覆盖离子注入；对半导体结构进行退火；对退火后的半导体结构进行表面平坦化处理；执行光刻和刻蚀工艺以去除剩余的阻挡层，部分地去除第一对栅极多晶硅层，仅留下部分第一对栅极多晶硅层，该部分第一对栅极多晶硅层填充了半浮栅凹槽并且覆盖了所述特定区域。

Description

半浮栅晶体管工艺方法
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种半浮栅晶体管工艺方法。
背景技术
半浮栅晶体管是复旦大学微电子学院研制出的介于MOSFET和浮栅晶体管之间的科研成果。传统浮栅晶体管是将电子隧穿过高势垒(禁带宽度接近8.9eV)的二氧化硅绝缘介质，而半浮栅晶体管的隧穿发生在禁带宽度仅1.1eV的硅材料内，隧穿势垒大为降低。
半浮栅晶体管的这种结构设计可以让半浮栅晶体管的数据擦写更加容易和迅速，整个过程都可以在低电压条件下完成，为实现芯片低功耗运行创造了条件。
目前复旦大学与上海集成电路研发中心(ICRD)、华力合作研发基于40nm平台的新型半浮栅晶体管。与华力现有的40nm平台工艺相比，需要增加额外五张光罩来定义半浮栅器件。
和传统的逻辑工艺相比，浮栅制程相对而言比较特殊，具体工艺步骤就目前的工艺而言，有两个潜在的问题需要解决：一是半浮栅多晶硅生长后硼的离子注入没有任何阻挡层，会直接打穿浮栅导致逻辑区域的器件性能偏移；二是半浮栅多晶硅的化学机械研磨没有阻挡层，只能依靠按时模式(by time mode)，厚度的均匀性会很差。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够防止逻辑器件性能偏移而且能够改善半浮栅厚度的均匀性的半浮栅晶体管工艺方法。
为了实现上述技术目的，根据本发明，提供了一种半浮栅晶体管工艺方法，包括：
第一步骤：衬底中形成半浮栅阱区，在衬底表面形成氧化物层，并且在半浮栅阱区中形成由隔离区隔开的半浮栅凹槽，去除半浮栅阱区表面特定区域的氧化物层以露出衬底；
第二步骤：在衬底表面沉积第一栅极多晶硅层，所述第一栅极多晶硅层填充了半浮栅凹槽；
第三步骤：在第一栅极多晶硅层表面形成阻挡层；
第四步骤：去除一部分阻挡层，其中所述一部分阻挡层覆盖了半浮栅凹槽和所述特定区域；
第五步骤：沉积第二栅极多晶硅层；
第六步骤：对第二栅极多晶硅层和第一对栅极多晶硅层进行全覆盖离子注入；
第七步骤：对全覆盖离子注入后的半导体结构进行退火，使得多晶硅经由所述特定区域进入衬底；
第八步骤：对退火后的半导体结构进行表面平坦化处理，以露出剩余的阻挡层；
第九步骤：执行光刻和刻蚀工艺以去除剩余的阻挡层，并且部分地去除第一对栅极多晶硅层，仅留下部分第一对栅极多晶硅层，所述部分第一对栅极多晶硅层填充了半浮栅凹槽并且覆盖了所述特定区域。
优选地，半浮栅凹槽的高度为1200A。
优选地，浮栅凹槽的宽度为60nm。
优选地，第一栅极多晶硅层的平均厚度为300A。
优选地，阻挡层的厚度为50A。
优选地，第二栅极多晶硅层的平均厚度为500A。
优选地，全覆盖离子注入的元素是硼离子。
优选地，全覆盖离子注入的注入能量是5Kev。
优选地，半浮栅阱区是P型掺杂的阱。
总之，本发明通过在浮栅工艺中增加一层氧化硅阻挡层和一张光罩对现有的浮栅工艺进行优化，既防止了半浮栅离子注入的时候打穿栅级而导致逻辑器件性能偏移，又为半浮栅化学机械研磨提供了阻挡层，极大地改善了半浮栅厚度的均匀性。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据本发明优选实施例的半浮栅晶体管工艺方法的流程图。
图2至图9示意性地示出了根据本发明优选实施例的半浮栅晶体管工艺方法的各个步骤的器件结构示意图。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
本发明通过在浮栅工艺中增加一层阻挡层(例如，大约50A的氧化硅)和一张光罩对现有的浮栅工艺进行优化，既防止了半浮栅离子注入的时候打穿栅 级而导致逻辑器件性能偏移，又为半浮栅化学机械研磨提供了阻挡层，极大地改善了半浮栅厚度的均匀性。
图2至图9示意性地示出了根据本发明优选实施例的半浮栅晶体管工艺方法的各个步骤的器件结构示意图。
具体地，如图2至图9所示，根据本发明优选实施例的半浮栅晶体管工艺方法包括：
第一步骤：衬底100中形成半浮栅阱区10，在衬底100表面形成氧化物层30，并且在半浮栅阱区10中形成由隔离区隔开的半浮栅凹槽20，去除半浮栅阱区10表面特定区域31的氧化物层30以露出衬底，如图1所示；
一般，衬底100为硅衬底。例如，半浮栅阱区10是P型掺杂的阱。
优选地，半浮栅凹槽20的高度为1200A。而且优选地，半浮栅凹槽20的宽度为60nm。
第二步骤：在衬底100表面沉积第一栅极多晶硅层40，所述第一栅极多晶硅层40填充了半浮栅凹槽20，如图2所示；
例如，第一栅极多晶硅层40的平均厚度为300A。
第三步骤：在第一栅极多晶硅层40表面形成阻挡层50，如图3所示；
优选地，阻挡层50的厚度为50A。
第四步骤：去除一部分阻挡层，其中所述一部分阻挡层覆盖了半浮栅凹槽20和所述特定区域31，如图4所示；
第五步骤：沉积第二栅极多晶硅层60，如图5所示；
例如，第二栅极多晶硅层60的平均厚度为500A。
第六步骤：对第二栅极多晶硅层60和第一对栅极多晶硅层40进行全覆盖离子注入，如图6所示；
优选地，全覆盖离子注入的元素是硼离子。而且优选地，全覆盖离子注入的注入能量是5Kev。
第七步骤：对全覆盖离子注入后的半导体结构进行退火，使得多晶硅经由 所述特定区域31进入衬底100，如图7所示；
第八步骤：对退火后的半导体结构进行表面平坦化处理，以露出剩余的阻挡层50，如图8所示；
第九步骤：执行光刻和刻蚀工艺以去除剩余的阻挡层50，并且部分地去除第一对栅极多晶硅层40，仅留下部分第一对栅极多晶硅层，所述部分第一对栅极多晶硅层填充了半浮栅凹槽20并且覆盖了所述特定区域31。
总之，本发明通过在浮栅工艺中增加一层氧化硅阻挡层和一张光罩对现有的浮栅工艺进行优化，既防止了半浮栅离子注入的时候打穿栅级而导致逻辑器件性能偏移，又为半浮栅化学机械研磨提供了阻挡层，极大地改善了半浮栅厚度的均匀性。
需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种半浮栅晶体管工艺方法，其特征在于包括：
第一步骤：衬底中形成半浮栅阱区，在衬底表面形成氧化物层，并且在半浮栅阱区中形成由隔离区隔开的半浮栅凹槽，去除半浮栅阱区表面特定区域的氧化物层以露出衬底；
第二步骤：在衬底表面沉积第一栅极多晶硅层，所述第一栅极多晶硅层填充了半浮栅凹槽；
第三步骤：在第一栅极多晶硅层表面形成阻挡层；
第四步骤：去除一部分阻挡层，其中所述一部分阻挡层覆盖了半浮栅凹槽和所述特定区域；
第五步骤：沉积第二栅极多晶硅层；
第六步骤：对第二栅极多晶硅层和第一对栅极多晶硅层进行全覆盖离子注入；
第七步骤：对全覆盖离子注入后的半导体结构进行退火，使得多晶硅经由所述特定区域进入衬底；
第八步骤：对退火后的半导体结构进行表面平坦化处理，以露出剩余的阻挡层；
第九步骤：执行光刻和刻蚀工艺以去除剩余的阻挡层，并且部分地去除第一对栅极多晶硅层，仅留下部分第一对栅极多晶硅层，所述部分第一对栅极多晶硅层填充了半浮栅凹槽并且覆盖了所述特定区域。
2.根据权利要求1所述的半浮栅晶体管工艺方法，其特征在于，半浮栅凹槽的高度为1200A。
3.根据权利要求1或2所述的半浮栅晶体管工艺方法，其特征在于，浮栅凹槽的宽度为60nm。
4.根据权利要求1或2所述的半浮栅晶体管工艺方法，其特征在于，第一栅极多晶硅层的平均厚度为300A。
5.根据权利要求1或2所述的半浮栅晶体管工艺方法，其特征在于，阻挡层的厚度为50A。
6.根据权利要求1或2所述的半浮栅晶体管工艺方法，其特征在于，第二栅极多晶硅层的平均厚度为500A。
7.根据权利要求1或2所述的半浮栅晶体管工艺方法，其特征在于，全覆盖离子注入的元素是硼离子。
8.根据权利要求1或2所述的半浮栅晶体管工艺方法，其特征在于，全覆盖离子注入的注入能量是5Kev。
9.根据权利要求1或2所述的半浮栅晶体管工艺方法，其特征在于，半浮栅阱区是P型掺杂的阱。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113394103A (zh) * 2021-05-25 2021-09-14 上海华力集成电路制造有限公司 一种三柵结构半浮柵晶体管的制作方法
CN113517353A (zh) * 2021-06-01 2021-10-19 上海华力集成电路制造有限公司 半浮栅器件的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59149077A (ja) * 1983-02-15 1984-08-25 Sumitomo Electric Ind Ltd 光集積回路
US20130221423A1 (en) * 2012-02-29 2013-08-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
CN104167450A (zh) * 2014-08-17 2014-11-26 复旦大学 一种半浮栅功率器件
CN104183651A (zh) * 2014-08-17 2014-12-03 复旦大学 一种氮化镓半浮栅功率器件及其制造方法
EP2960928A1 (en) * 2013-02-21 2015-12-30 Seiko Instruments Inc. Ultraviolet-erasable nonvolatile semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59149077A (ja) * 1983-02-15 1984-08-25 Sumitomo Electric Ind Ltd 光集積回路
US20130221423A1 (en) * 2012-02-29 2013-08-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
EP2960928A1 (en) * 2013-02-21 2015-12-30 Seiko Instruments Inc. Ultraviolet-erasable nonvolatile semiconductor device
CN104167450A (zh) * 2014-08-17 2014-11-26 复旦大学 一种半浮栅功率器件
CN104183651A (zh) * 2014-08-17 2014-12-03 复旦大学 一种氮化镓半浮栅功率器件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113394103A (zh) * 2021-05-25 2021-09-14 上海华力集成电路制造有限公司 一种三柵结构半浮柵晶体管的制作方法
CN113517353A (zh) * 2021-06-01 2021-10-19 上海华力集成电路制造有限公司 半浮栅器件的制造方法
CN113517353B (zh) * 2021-06-01 2024-06-07 上海华力集成电路制造有限公司 半浮栅器件的制造方法

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