JPS59149077A - 光集積回路 - Google Patents
光集積回路Info
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- JPS59149077A JPS59149077A JP58023577A JP2357783A JPS59149077A JP S59149077 A JPS59149077 A JP S59149077A JP 58023577 A JP58023577 A JP 58023577A JP 2357783 A JP2357783 A JP 2357783A JP S59149077 A JPS59149077 A JP S59149077A
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- Japan
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、光通信、光計測等に用いられる発光・受光素
子と、その駆動や、光入出力の増幅・変調等を行なわし
める電子回路素子を一体化する光集積回路に関するもの
である。
子と、その駆動や、光入出力の増幅・変調等を行なわし
める電子回路素子を一体化する光集積回路に関するもの
である。
近年とみに重要度を増している光通信・光計測技術にお
いて、受発光素子（以後光素子）と、電子回路素子は、
従来別個のチップに形成されていたが、小型化、性能向
上を目的として、上記素子を１チツプ内に集積化しよう
という提案が種々なされており、いくつかの構造が作成
・検討されている。
いて、受発光素子（以後光素子）と、電子回路素子は、
従来別個のチップに形成されていたが、小型化、性能向
上を目的として、上記素子を１チツプ内に集積化しよう
という提案が種々なされており、いくつかの構造が作成
・検討されている。
第１図を用いて、第１の従来例を説明する。
半絶縁性ＧａＡｓ 基板ｌ上に、電界効果トランジス
タ（以下ＦＥＴ）の動作層となるｎ型ＧａＡｓ 層２
が形成されており、Ｊ発光素子領域はｎ型ＧａＡｓ
層２の上にｎ型ＧａＡ／Ａｓ 層３、ｎ型又はｐ型の
ＧａＡｓ活性層４−１ｐ型ＧａＡ／Ａｓ 層５、ｐ型Ｇ
ａＡｓ 層６が順次積層され、ｐ型ＧａＡｓ 層６上
に電流狭窄用の５ｉｎＩＩ 膜７、及び５ｉ０２ 膜７
の欠損部でｐ型ＧａＡｓ層６と抵抗性接触をする電極８
が形成されている。
タ（以下ＦＥＴ）の動作層となるｎ型ＧａＡｓ 層２
が形成されており、Ｊ発光素子領域はｎ型ＧａＡｓ
層２の上にｎ型ＧａＡ／Ａｓ 層３、ｎ型又はｐ型の
ＧａＡｓ活性層４−１ｐ型ＧａＡ／Ａｓ 層５、ｐ型Ｇ
ａＡｓ 層６が順次積層され、ｐ型ＧａＡｓ 層６上
に電流狭窄用の５ｉｎＩＩ 膜７、及び５ｉ０２ 膜７
の欠損部でｐ型ＧａＡｓ層６と抵抗性接触をする電極８
が形成されている。
発光素子領域に隣接するｎ型ＧａＡｓ 層２の露出部
には、ＦＥＴのゲート電極９とリース電極１０が形成さ
れている。発光素子１１はＦＥＴのドレイン電極の働き
をする。
には、ＦＥＴのゲート電極９とリース電極１０が形成さ
れている。発光素子１１はＦＥＴのドレイン電極の働き
をする。
第１図の構造の場合、発光素子領域とＦＥＴ領域の段差
が５μｍ以上になる、そのためゲート長を短くシたい場
合にフォトマス令とＦＥＴ領域の表面が密着できないた
め、゛ｌ〜２μｍ以下のゲート電極の形成は困難である
。さらに、微細パターン形成のためにはフォトレジスト
を薄く、均一に塗布する必要があるが、フォトレジスト
厚は段差近傍で厚くなるため、ゲート電極を発光素子領
域に十分近い所に形成することが困難である。
が５μｍ以上になる、そのためゲート長を短くシたい場
合にフォトマス令とＦＥＴ領域の表面が密着できないた
め、゛ｌ〜２μｍ以下のゲート電極の形成は困難である
。さらに、微細パターン形成のためにはフォトレジスト
を薄く、均一に塗布する必要があるが、フォトレジスト
厚は段差近傍で厚くなるため、ゲート電極を発光素子領
域に十分近い所に形成することが困難である。
次に第２図を用いて第２の従来例を説明する。
ｎ型ＧａＡｓ 基板上２１に二重へテロ接合型レーザ
を構成するＤＨレーザ層２２、高抵抗分離層（ＧａＡ７
？Ａｓ ） ２３、ｎ型ＧａＡｓ 層２４．が形成さ
れてイル。ｎ型ＧａＡｓ 層２４．はエツチングによ
り分離されており、一方はＤＨレーザーの電極接触用、
他方はＦＥＴの動作層として働く。ＦＥＴのリース電極
２８はＤＨレーザーのｐ側電極と接続されており、ｎ型
ＧａＡｓ 層２４のエツチングされた領域には５ｉＯ
ｐ＋ 膜２５が形成されている。ＦＥＴ領域のｎ型Ｇａ
ＡｌＡＳ」二にはゲート電極２７及びドレイン電極２６
が形成されている。ＤＨレーザ領域のｎ型ＧａＡｓ
層２４・及び高抵抗分離層２３の一部は表面からＺｎ
拡散によりｐ型導電層２９が形成されている。さらにｎ
型ＧａＡｓ 基板２１の裏面には、ｎ側電極３０が形
成されている。
を構成するＤＨレーザ層２２、高抵抗分離層（ＧａＡ７
？Ａｓ ） ２３、ｎ型ＧａＡｓ 層２４．が形成さ
れてイル。ｎ型ＧａＡｓ 層２４．はエツチングによ
り分離されており、一方はＤＨレーザーの電極接触用、
他方はＦＥＴの動作層として働く。ＦＥＴのリース電極
２８はＤＨレーザーのｐ側電極と接続されており、ｎ型
ＧａＡｓ 層２４のエツチングされた領域には５ｉＯ
ｐ＋ 膜２５が形成されている。ＦＥＴ領域のｎ型Ｇａ
ＡｌＡＳ」二にはゲート電極２７及びドレイン電極２６
が形成されている。ＤＨレーザ領域のｎ型ＧａＡｓ
層２４・及び高抵抗分離層２３の一部は表面からＺｎ
拡散によりｐ型導電層２９が形成されている。さらにｎ
型ＧａＡｓ 基板２１の裏面には、ｎ側電極３０が形
成されている。
第２図の構造の場合、第１図の構造において生じていた
微細パターン形成の困難さは解消されるが、ＦＥＴ領域
下部には高抵抗分離層を介して、高キャリアー濃度層２
２及び２１があるため、浮遊容量が無視できず、高速動
作可能なＦＥＴの作成が困難となる。
微細パターン形成の困難さは解消されるが、ＦＥＴ領域
下部には高抵抗分離層を介して、高キャリアー濃度層２
２及び２１があるため、浮遊容量が無視できず、高速動
作可能なＦＥＴの作成が困難となる。
一方、従来の光集積回路では、上述のごとく、表面の段
差が大きいこと、浮遊容量が無視できなくなることなど
のために十分高速で動作するものが得られにくいという
欠点を有していた。
差が大きいこと、浮遊容量が無視できなくなることなど
のために十分高速で動作するものが得られにくいという
欠点を有していた。
本発明はこれら従来例の欠点に鑑み、十分高速で動作す
る光集積回路を提供するものである。
る光集積回路を提供するものである。
本発明の光集積回路は以下の構造を有している。
（イ）半絶縁性半導体基板と、（ロ）上記基板の主表面
上に形成されたメサ型光素子と、（ハ）上記基板の主表
面の内の光素子部具外及び上記発光素子の側面のすべて
を埋め、かつ・その表面と光素子表面の高低差が１μｍ
以下で、電気的には高抵抗ないしは絶縁性で、かつ光の
屈折率が上記発光素子の活性層の屈折率より大なる半導
体層を少くとも有し、上記高抵抗ないし絶縁性の半導体
上にＦＥＴ等の電子回路素子及び／又は、光電導素子等
が少くともｌコ形成されている。
上に形成されたメサ型光素子と、（ハ）上記基板の主表
面の内の光素子部具外及び上記発光素子の側面のすべて
を埋め、かつ・その表面と光素子表面の高低差が１μｍ
以下で、電気的には高抵抗ないしは絶縁性で、かつ光の
屈折率が上記発光素子の活性層の屈折率より大なる半導
体層を少くとも有し、上記高抵抗ないし絶縁性の半導体
上にＦＥＴ等の電子回路素子及び／又は、光電導素子等
が少くともｌコ形成されている。
本発明に基づく第１の実施例を第３図を用いて説明する
。
。
半絶縁性ＩｎＰ基板３１の主表面上の一部にｎ型５−
ＩｎＰ層３２、ｎ型Ｉ ｎＧａＡｓＰ活性層３３、ｎ型
ＩｎＰ層３４ｎ型Ｉ ｎＧａＡｓ 層８５を積層し、
光素子として動作するメサ領域を設け、基板３１の主表
面の残る領域は高抵抗〜絶縁性のＩｎＰ ４・２により
埋めである。高抵抗１ｎＰ ４２上にはｎ型Ｉ ｎＧａ
Ａｓ層３５′が形成されており、メサ領域のｎ型Ｉ ｎ
ＧａＡｓ層８５の表面と、高抵抗ＩｎＰ ４．２上のｎ
型１ ｎＧａＡｓ層３５′の表面との高低差は１μｍ以
下とする。（第３図では高低差を０μｍ としている）
。ＩｎＰ層４２に埋め込まれたメサ領域の一部と隣接す
るＩｎＰ層４，２の一部はｐ型不純物拡散によるｐ型頭
域３６を形成する。（メサ領域は、所謂ＴＪＳレーザと
なっている。） ＩｎＰ層３層上４上 ｎＧａＡｓ
層３５では、ｐ型不純物拡散によって形成されるｐ−ｎ
接合部を除去する。ＩｎＰ層４．２上のＩ ｎＧａＡｓ
層３５′には、リース電極３７、ゲート絶縁膜３８、
ゲート電極３９、ドレイン電極４０を形成し、電子回路
素子ＦＥＴを作製する。
ＩｎＰ層３４ｎ型Ｉ ｎＧａＡｓ 層８５を積層し、
光素子として動作するメサ領域を設け、基板３１の主表
面の残る領域は高抵抗〜絶縁性のＩｎＰ ４・２により
埋めである。高抵抗１ｎＰ ４２上にはｎ型Ｉ ｎＧａ
Ａｓ層３５′が形成されており、メサ領域のｎ型Ｉ ｎ
ＧａＡｓ層８５の表面と、高抵抗ＩｎＰ ４．２上のｎ
型１ ｎＧａＡｓ層３５′の表面との高低差は１μｍ以
下とする。（第３図では高低差を０μｍ としている）
。ＩｎＰ層４２に埋め込まれたメサ領域の一部と隣接す
るＩｎＰ層４，２の一部はｐ型不純物拡散によるｐ型頭
域３６を形成する。（メサ領域は、所謂ＴＪＳレーザと
なっている。） ＩｎＰ層３層上４上 ｎＧａＡｓ
層３５では、ｐ型不純物拡散によって形成されるｐ−ｎ
接合部を除去する。ＩｎＰ層４．２上のＩ ｎＧａＡｓ
層３５′には、リース電極３７、ゲート絶縁膜３８、
ゲート電極３９、ドレイン電極４０を形成し、電子回路
素子ＦＥＴを作製する。
次に本発明に基づく第２の実施例を第４図を用いて説明
する。第４図にはＦＥＴ領域のみを示した。
する。第４図にはＦＥＴ領域のみを示した。
６−
メサ領域は第３図と同じである。このＦＥＴでは、ゲー
ト領域のＩ’ｎＧａＡｓ 層が除去されており、高抵
抗〜絶縁性ＩｎＰ層４．２が露出し、その表面にゲート
酸化物３８、及びゲート電極３９を形成し、反転形ＦＥ
Ｔを形成しである。
ト領域のＩ’ｎＧａＡｓ 層が除去されており、高抵
抗〜絶縁性ＩｎＰ層４．２が露出し、その表面にゲート
酸化物３８、及びゲート電極３９を形成し、反転形ＦＥ
Ｔを形成しである。
なお、第４・図においては、酸化膜３８、電極３９を形
成せず、この領域に光信号を入射することにより、フォ
トコンタリター型の受光素子とすることもできる。
成せず、この領域に光信号を入射することにより、フォ
トコンタリター型の受光素子とすることもできる。
第５図は、もう一つの実施例であり、第８図において、
活性層として２種類の活性層３３及び４３を設けたもの
である。２種類の波長の光を発光することができる。
活性層として２種類の活性層３３及び４３を設けたもの
である。２種類の波長の光を発光することができる。
第３図及び第４・図の構造の光集積回路はＦＥＴ領域下
部は高抵抗〜絶縁性のＩｎＰ ４・２及び半絶縁性Ｉｎ
Ｐ基板３１であるため、浮遊容量が小さく、さらに、表
面の段差が１μｍ以下と十分小さいために微細な電極パ
ターンを形成することができることから、極めて高速の
ＦＥＴを得ることができる。
部は高抵抗〜絶縁性のＩｎＰ ４・２及び半絶縁性Ｉｎ
Ｐ基板３１であるため、浮遊容量が小さく、さらに、表
面の段差が１μｍ以下と十分小さいために微細な電極パ
ターンを形成することができることから、極めて高速の
ＦＥＴを得ることができる。
また本発明に基づく光集積回路は、メサ領域に形成され
る各半導体層を半絶縁性ＩｎＰ基板の主表面全体に形成
後、メサ領域以外の部分を選択的にエツチングにより除
去後、ＩｎＰ層４２、Ｉ ｎＧａＡｓ層３５′を順次形
成することによって作成できるが、メサエッチングの際
、基板３１０表面でメツチングを正確に止めるためには
、第４・図に示す様に、基板３１をエツチングしないエ
ツチング液でエツチングされる半導体層４．３を基板３
１上に形成しておけば良い。
る各半導体層を半絶縁性ＩｎＰ基板の主表面全体に形成
後、メサ領域以外の部分を選択的にエツチングにより除
去後、ＩｎＰ層４２、Ｉ ｎＧａＡｓ層３５′を順次形
成することによって作成できるが、メサエッチングの際
、基板３１０表面でメツチングを正確に止めるためには
、第４・図に示す様に、基板３１をエツチングしないエ
ツチング液でエツチングされる半導体層４．３を基板３
１上に形成しておけば良い。
なお、本発明の実施例において、光素子をＴＪＳ型のレ
ーザとしたが、ＩｎＰ層３２又はＩ ｎＧａＡｓ 層
４３を電気的に高抵抗ＩｎＰ層４・２の表面と導通せし
める手段をもうけることにより、ＴＪＳ型レーザに限定
するものではない。また半導体としてＩｎＰ＊Ｉ ｎＧ
ａＡｓ ＊ Ｉ ｎＧａＡｓＰ を用いて説明したが
、ＧａＡｓ ＋ ＧａＡｇ５ ＊ＧａＳｂ ｅ ＩｎＡ
ｓ など他の二元ないし多元系の化合物半導体であっ
ても、「特許請求の範囲」の条件を満たす組合せであれ
ば、本発明の効果は十分に発揮することができる。
ーザとしたが、ＩｎＰ層３２又はＩ ｎＧａＡｓ 層
４３を電気的に高抵抗ＩｎＰ層４・２の表面と導通せし
める手段をもうけることにより、ＴＪＳ型レーザに限定
するものではない。また半導体としてＩｎＰ＊Ｉ ｎＧ
ａＡｓ ＊ Ｉ ｎＧａＡｓＰ を用いて説明したが
、ＧａＡｓ ＋ ＧａＡｇ５ ＊ＧａＳｂ ｅ ＩｎＡ
ｓ など他の二元ないし多元系の化合物半導体であっ
ても、「特許請求の範囲」の条件を満たす組合せであれ
ば、本発明の効果は十分に発揮することができる。
本発明は従来の光集積回路の有する欠点、（１）微細パ
ターンの形成が困難、（２）浮遊容量が無視できない等
の欠点を解決し、極めて高速で動作する光集積回路が作
成できるという大きな効果を有するものである。
ターンの形成が困難、（２）浮遊容量が無視できない等
の欠点を解決し、極めて高速で動作する光集積回路が作
成できるという大きな効果を有するものである。
第１図及び第２図は従来の光集積回路の例を説明するた
めの構造断面図、第３図乃至第５図は本発明に基づ〈実
施例を説明するための構造断面図である。 ■・・・半絶縁性ＧａＡｓ 基板 ２ ・・・ｎ型ＧａＡｓ 層 １１・・・半導体レーザ素子 ２１ ・−ｎ型ＧａＡｓ 基板 ２３・・・高抵抗分離層 ２９３６・・・ｐ型不純物拡散層 ３１．４．２−−−半絶縁性ＩｎＰ ３５．３５’・・・ｎ型Ｉ ｎＧａＡｓ層３７・・・リ
ース電極 一〇− ３８・・・ゲート酸化膜 ３９・・・ゲート電極 ４・Ｏ・・・ドレイン電極 １０− 才１図 才２目 才３図 才４図 矛５図
めの構造断面図、第３図乃至第５図は本発明に基づ〈実
施例を説明するための構造断面図である。 ■・・・半絶縁性ＧａＡｓ 基板 ２ ・・・ｎ型ＧａＡｓ 層 １１・・・半導体レーザ素子 ２１ ・−ｎ型ＧａＡｓ 基板 ２３・・・高抵抗分離層 ２９３６・・・ｐ型不純物拡散層 ３１．４．２−−−半絶縁性ＩｎＰ ３５．３５’・・・ｎ型Ｉ ｎＧａＡｓ層３７・・・リ
ース電極 一〇− ３８・・・ゲート酸化膜 ３９・・・ゲート電極 ４・Ｏ・・・ドレイン電極 １０− 才１図 才２目 才３図 才４図 矛５図
Claims (1)
- （１）高抵抗ないしは絶縁性の基体の主表面の一部に少
なくとも第１の半導体層と、第１の半導体よりも光の屈
折率が大で、かつ禁止帯幅が小なる第２の半導体層と、
第２の半導体よりも光の屈折率が小でかつ禁止帯幅が大
なる第３の半導体層が積層してなる光素子領域を少なく
とも１個有し、上記残りの領域の主表面上に少なくとも
高抵抗ないしは絶縁性でかつ光の屈折率が第２の半導体
よりも小なる第４の半導体層が形成されており、第４の
半導体層が形成された領域の表面と該光素子領域の最上
層の表面との高低差が１μｍ以内であり、該第４の半導
体層が形成された領域の表面に少くともｌコの電界効果
トランジスタ及び／又は光電導素子が形成されてなるこ
とを特徴とする光集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023577A JPS59149077A (ja) | 1983-02-15 | 1983-02-15 | 光集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023577A JPS59149077A (ja) | 1983-02-15 | 1983-02-15 | 光集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149077A true JPS59149077A (ja) | 1984-08-25 |
Family
ID=12114402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023577A Pending JPS59149077A (ja) | 1983-02-15 | 1983-02-15 | 光集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149077A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4747649A (en) * | 1985-01-07 | 1988-05-31 | Siemens Aktiengesellschaft | Monolithically integrated WDM demultiplex module and method of manufacture of such module |
| CN106206737A (zh) * | 2016-08-19 | 2016-12-07 | 上海华力微电子有限公司 | 半浮栅晶体管工艺方法 |
-
1983
- 1983-02-15 JP JP58023577A patent/JPS59149077A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4747649A (en) * | 1985-01-07 | 1988-05-31 | Siemens Aktiengesellschaft | Monolithically integrated WDM demultiplex module and method of manufacture of such module |
| CN106206737A (zh) * | 2016-08-19 | 2016-12-07 | 上海华力微电子有限公司 | 半浮栅晶体管工艺方法 |
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