CN218241858U - 增强型分离栅沟槽mos器件 - Google Patents

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Abstract

一种增强型分离栅沟槽MOS器件，包括基底、第一深度沟槽和第二深度沟槽共同形成的分离栅沟槽，增强区，屏蔽栅以及控制栅，控制栅位于所述屏蔽栅的上方，所述控制栅和所述屏蔽栅之间具有极间隔离层，由于在第一深度沟槽的底部的外周设置有增强区，所述增强区的掺杂浓度不同于所述基底的掺杂浓度，该增强区对应的位置在屏蔽栅的顶部，因此增强区的设置改变了这个位置的外延浓度，从而增强了该处的电场，达到了增加击穿电压的作用，因此，相同的击穿电压下，本申请中的增强型SGT结构MOS器件可以获得更低的比导通电阻，电学性能得到改善。

Description

增强型分离栅沟槽MOS器件
技术领域
本发明涉及半导体制造领域，具体涉及一种增强型分离栅沟槽MOS器件。
背景技术
SGT(split-gate-trench，分离栅沟槽)结构的MOS器件，因其具有电荷耦合效应，在采用同样掺杂浓度的外延规格情况下，器件可以获得更高的击穿电压。该结构利用屏蔽栅电极屏蔽控制栅电极与器件外延层之间的电容耦合作用来减小栅漏寄生电容。此分离栅沟槽MOS器件具有更低的栅电荷，同时导通电阻不退化，有利于功率管理系统开关特性和工作效率的提高。该结构中包括屏蔽栅和控制栅，屏蔽栅和控制栅之间需具有极间氧化物，控制栅外层需有栅间氧化物。
分离栅沟槽MOS器件结构中需要通过在沟槽内壁生长一层厚的屏蔽栅极的氧化层实现电荷耦合，因此这种结构的源漏击穿电压受控于屏蔽栅极的氧化层厚度，击穿电压越高，需要氧化层厚度越厚，在器件设计时需要将沟槽线宽定义的比较宽，然而，目前SGT器件设计的一个主流方向是为了获得更低的比导通电阻。需要尽可能缩小单位元胞的尺寸，目前的SGT结构MOS器件这种需要更厚的屏蔽栅极的氧化层厚度的特点，显然阻碍了其自身发展。
实用新型内容
本申请提供一种增强型分离栅沟槽MOS器件，增强其场板电荷耦合效应，从而在相同的元胞的尺寸下获得更低的比导通电阻。
根据本申请的一方面，一种实施例中提供一种增强型分离栅沟槽MOS器件，其特征在于，包括：
基底；
位于所述基底内部的第一深度沟槽和第二深度沟槽，且所述第二深度沟槽位于所述第一深度沟槽的下方，共同形成分离栅沟槽；
增强区，位于所述第一深度沟槽底部的外周，所述增强区的掺杂浓度不同于所述基底的掺杂浓度；
屏蔽栅，位于所述分离栅沟槽内，且所述屏蔽栅的顶部高于所述增强区；
以及控制栅，位于所述屏蔽栅的上方，所述控制栅和所述屏蔽栅之间具有极间隔离层。
可选的，所述第一深度沟槽的深度为1.5μm-3.5μm。
可选的，所述第二深度沟槽的侧面与底面的夹角为87°至89°。
可选的，所述增强区通过在所述第一深度沟槽的底部进行离子注入工艺形成，使得所述增强区的掺杂浓度大于所述基底的掺杂浓度。
可选的，所述增强区中离子注入的能量包括20kev-800kev，所述增强区的角度范围为0°-45°。
可选的，所述增强区的外周还形成有扩大区。
可选的，所述第二深度沟槽为1.5μm-3.5μm。
可选的，还包括：体结注入层、源极注入层、层间介质层、表面金属层以及钨塞，其中，所述体结注入层位于所述基底内部，所述源极注入层位于所述体结注入层内的部分厚度，所述层间介质层位于所述基底的上表面，所述表面金属层位于所述层间介质层的上表面，所述钨塞从所述体结注入层贯穿至所述层间介质层，所述钨塞的上表面连接至所述表面金属层。
依据上述实施例的一种增强型分离栅沟槽MOS器件，由于器件的基底内部具有由第一深度沟槽和第二深度沟槽构成的分离栅沟槽，在第一深度沟槽的底部的外周设置有增强区，所述增强区的掺杂浓度不同于所述基底的掺杂浓度，该增强区对应的位置在屏蔽栅的顶部，因此增强区的设置改变了这个位置的外延浓度，从而增强了该处的电场，达到了增加击穿电压的作用，因此，相同的击穿电压下，本申请中的增强型SGT结构MOS器件可以获得更低的比导通电阻，电学性能得到改善。
附图说明
图1为本实施例提供的SGT结构MOS器件的电场分布示意图；
图2为本实施例提供的部分阶段的剖面结构示意图之一；
图3为本实施例提供的部分阶段的剖面结构示意图之二；
图4为本实施例提供的部分阶段的剖面结构示意图之三；
图5为本实施例提供的部分阶段的剖面结构示意图之四；
图6为本实施例提供的部分阶段的剖面结构示意图之五；
图7为现有技术中的SGT结构MOS器件的电场分布示意图。
具体实施方式
下面通过具体实施方式结合附图对本申请作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式，各实施例所涉及的操作步骤也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图只是为了清楚描述某一个实施例，并不意味着是必须的组成和/或顺序。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
由背景技术可知，现有的SGT结构MOS器件由于自身结构的限制，电场分布无法做到最优化，从而使得无法获得更低的比导通电阻。
在本发明实施例中，提出一种增强型SGT结构MOS器件，由于器件的基底内部具有由第一深度沟槽和第二深度沟槽构成的分离栅沟槽，在第一深度沟槽的底部的外周设置有增强区，所述增强区的掺杂浓度不同于所述基底的掺杂浓度，该增强区对应的位置在屏蔽栅的顶部，因此增强区的设置改变了这个位置的外延浓度，从而增强了该处的电场，达到了增加击穿电压的作用，因此，相同的击穿电压下，本申请中的增强型SGT结构MOS器件可以获得更低的比导通电阻，从而使得电学性能得到改善。
参考图1，本实施例提供一种增强型分离栅沟槽MOS器件结构，包括：基底100、第一深度沟槽101、第二深度沟槽以及增强区200。
该基底100为硅衬底，刻蚀形成第一深度沟槽101的步骤包括：在该基底100的上表面形成沟槽刻蚀掩膜层，沟槽刻蚀掩膜层可以是氧化硅厚度可以在0.3μm以上。然后涂布光阻，曝光显影，定义出第一深度沟槽101的位置区域，也就是形成了图形化掩膜层，以此图形化掩膜层为掩膜，进行刻蚀，形成第一深度沟槽101。
请结合参考图2，本实施例中，采用干法刻蚀工艺在该第一深度沟槽101的位置区域进行刻蚀形成第一深度沟槽101，刻蚀之后，去除该光阻以及沟刻蚀掩模层。第一深度沟槽101的刻蚀深度控制在1.5μm-3.5μm。其中，在刻蚀该第一深度沟槽101时，第一深度沟槽101底部和侧壁的夹角可以控制在8 8°左右，便于后续的离子注入工艺。
该增强区200位于该第一深度沟槽101底部的外周，该增强区200通过在该第一深度沟槽101的底部进行离子注入工艺形成，其中，对该第一深度沟槽101底部进行离子注入的能量为20kev-800kev，剂量为5.0e11-5.0e13，控制该离子注入工艺的注射角度为0°-45°。
该分离栅沟槽110位于该基底100的内部，由第一深度沟槽101和第二深度沟槽共同形成，其中，该第一深度沟槽101的深度可以为1.5μm-3.5μm，第二深度沟槽的深度可以为1.5μm-3.5μm，该第二深度沟槽的侧面与底面的夹角为87°至89°。
请结合参考图3，本实施例中，采用N型离子注入，注入离子可以为砷或磷。在该第一深度沟槽101底部进行离子注入工艺，使得能够将N型离子精准的注入。包括：对该第一深度沟槽101底部进行离子注入的能量为20kev-800kev，可以分多次注入，剂量为5.0e11-5.0e13，控制该离子注入工艺的注射角度为0°-45°。
可以理解的是，一般晶胞尺寸是随击穿电压的缩小而缩小的，比如60V器件的晶胞尺寸可以是1.6μm，80V器件的晶胞尺寸可以是1.8μm。当然1.8μm的也可以做成60V器件。所以进行离子注入工艺的能量、剂量、角度是需要根据器件做调整的，例如，60V器件可以用能量为30kev，剂量为4.0e12，角度为15°角进行注入，以形成增强区200；80V器件可以用能量为30kev，剂量为3.0e12，角度为30°角进行注入，以形成增强区200。
本实施例中，先形成第一深度沟槽101再进行离子注入，目的是为了能够更好的控制增强区200深度，使得增强区200能够在所需位置。
本实施例中，所述增强区的外周还形成有扩大区。在该第一深度沟槽101底部进行离子注入工艺，在该第一深度沟槽101底部的外周形成增强区200之后，还可以包括步骤：进行加热，使得该增强区200进行扩大，形成扩大区。本实施例中为了简化工艺流程，可利用后续制程自身的热过程达到形成扩大区的目的。
本实施例中，使用干法刻蚀工艺刻蚀第一深度沟槽101的底部，刻蚀深度为1.5μm-3.5μm，使得该第二深度沟槽的侧面与底面的夹角为87°至89°，形成分离栅沟槽110。
请结合参考图5、图6和图7，增强型分离栅沟槽MOS器件结构中还包括屏蔽栅400以及控制栅500，屏蔽栅400和控制栅500位于该分离栅沟槽110内，且该分离栅的顶部高于该增强区200，控制栅500位于该屏蔽栅400的上方，该控制栅500和该屏蔽栅400之间具有极间隔离层600。
本实施例中，形成屏蔽栅400以及控制栅500包括步骤：
第一步，使用炉管工艺，在该分离栅沟槽110的底部和侧壁上沉积一层屏蔽场氧层401，使得所沉积的屏蔽栅400场氧层的高度高于增强区200，屏蔽场氧层401为氧化硅。
第二步，形成覆盖在该屏蔽场氧层401上的屏蔽栅400，屏蔽栅400与侧壁之间通过该屏蔽场氧层401隔开。
第三步，控制该炉管工艺的生长时间和温度，在该屏蔽栅400的上方沉积预设厚度的极间隔离层600，极间隔离层600可以是氧化硅。
第四步，在该极间隔离层600的上方的该分离栅沟槽110的部分侧壁上沉积栅间氧化层501。沉积栅间氧化层501可以是先将第一步中所沉积的高于增强区200的那部分屏蔽场氧层401去掉，然后将在极间隔离层600上方的侧壁上生长一层牺牲层，并用湿法工艺去除。以将侧壁上受损的表面去除，然后再在侧壁上生长的栅间氧化层501，这样能够保障栅间氧化层501的质量。栅间氧化层501可以是氧化硅。
第五步，使用炉管工艺在该极间隔离层600上沉积多晶硅至将该栅间氧化层501覆盖，然后对该多晶硅进行回刻，回刻至该基底100表面以下，形成控制栅500。第二层多晶硅为高掺杂多晶硅。
该器件的结构中还包括体结注入层、源极注入层601、层间介质层(未图示)、表面金属层(未图示)以及钨塞602。其中，该体结注入层位于该基底内部，该源极注入层601位于该体结注入层内的部分厚度，该层间介质层位于该基底的上表面，该表面金属层位于该层间介质层的上表面。该钨塞602从该体结注入层601贯穿至该层间介质层，其上表面连接至该表面金属层。
可以通过多次离子注入的方式在该基底100中形成体结注入层，再通过多次离子注入的方式在该体结注入层的部分深度中形成源极注入层601。然后形成位于该基底100表面的层间介质层。在该层间介质层的上表面涂布图形化光刻胶，定义出钨塞602区域，刻蚀至该源极注入层601底部，形成钨塞602。最后进行表面金属的沉积，经过使用化学研磨法对表面金属的减薄处理，以及背金和划片等一系列后道工艺，完成器件的最终实现。
由于该增强区设置在该屏蔽栅的顶部，改变了这个位置的外延浓度，从而增强了该处的电场，达到了增加击穿电压的作用，因此，相同的击穿电压下，本发明实施例中的增强型SGT结构MOS器件可以获得更低的比导通电阻，如图7为传统结构的SGT结构MOS器件电场分布示意，可知，本申请实施例中提供的SGT结构MOS器件屏蔽栅处的电场明显增加，电学性能明显得到改善。
以上应用了具体个例对本实用新型进行阐述，只是用于帮助理解本实用新型，并不用以限制本实用新型。对于本实用新型所属技术领域的技术人员，依据本实用新型的思想，还可以做出若干简单推演、变形或替换。

Claims (8)

1.一种增强型分离栅沟槽MOS器件，其特征在于，包括：
基底；
位于所述基底内部的第一深度沟槽和第二深度沟槽，且所述第二深度沟槽位于所述第一深度沟槽的下方，共同形成分离栅沟槽；
增强区，位于所述第一深度沟槽底部的外周，所述增强区的掺杂浓度不同于所述基底的掺杂浓度；
屏蔽栅，位于所述分离栅沟槽内，且所述屏蔽栅的顶部高于所述增强区；
以及控制栅，位于所述屏蔽栅的上方，所述控制栅和所述屏蔽栅之间具有极间隔离层。
2.如权利要求1所述的增强型分离栅沟槽MOS器件，其特征在于，所述第一深度沟槽的深度为1.5μm-3.5μm。
3.如权利要求1所述的增强型分离栅沟槽MOS器件，其特征在于，所述第二深度沟槽的侧面与底面的夹角为87°至89°。
4.如权利要求1所述的增强型分离栅沟槽MOS器件，其特征在于，所述增强区通过在所述第一深度沟槽的底部进行离子注入工艺形成，使得所述增强区的掺杂浓度大于所述基底的掺杂浓度。
5.如权利要求4所述的增强型分离栅沟槽MOS器件，其特征在于，所述增强区中离子注入的能量为20kev-800kev，所述增强区的角度范围为0°-45°。
6.如权利要求4所述的增强型分离栅沟槽MOS器件，其特征在于，所述增强区的外周还形成有扩大区。
7.如权利要求1所述的增强型分离栅沟槽MOS器件，其特征在于，所述第二深度沟槽为1.5μm-3.5μm。
8.如权利要求1所述的增强型分离栅沟槽MOS器件，其特征在于，还包括：体结注入层、源极注入层、层间介质层、表面金属层以及钨塞，其中，所述体结注入层位于所述基底内部，所述源极注入层位于所述体结注入层内的部分厚度，所述层间介质层位于所述基底的上表面，所述表面金属层位于所述层间介质层的上表面，所述钨塞从所述体结注入层贯穿至所述层间介质层，所述钨塞的上表面连接至所述表面金属层。
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