WO2015143697A1 - 一种双栅mos结构的功率晶体管及其制作方法 - Google Patents

一种双栅mos结构的功率晶体管及其制作方法 Download PDF

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polysilicon
polysilicon gate
doped layer
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张景超
戚丽娜
刘利峰
王晓宝
赵善麒
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江苏宏微科技股份有限公司
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate

Definitions

  • the invention relates to the technical field of semiconductor devices, in particular to a power transistor of a double-gate MOS structure, or a method of fabricating a power transistor of the double-gate MOS structure. Background technique
  • the structure of the active region is as shown in Fig. 1.
  • the IGBT generally increases the gate width or the gate pitch, and the chip is completed. After that, the gate width and the gate pitch will not change, and a constant increase in the gate width and pitch will inevitably result in a decrease in current density, and the device voltage drop of the designed device will increase, thereby increasing the static loss of the device during application. Summary of the invention
  • the present invention discloses a dual-gate MOS structure power transistor and a fabrication method thereof.
  • the power transistor of the double-gate MOS structure can effectively reduce the current channel density for a chip requiring high short-circuit capability, so that the device The saturation current is reduced to make the device have high short-circuit resistance, and for chips that do not require high short-circuit capability, both polysilicon gates can be taken out, maintaining a high effective channel current density, thereby reducing the forward voltage drop. , so that the static loss of the device is small.
  • a power transistor of a double-gate MOS structure comprising a metal layer disposed above and below and a first doped layer, the first polysilicon gate and the second polysilicon gate being in a metal a layer is disposed between the layer and the first doped layer, and an upper side of the first polysilicon gate and the second polysilicon gate is provided with an insulating dielectric layer, and the first polysilicon gate and the second polysilicon gate are insulated The dielectric layer is isolated, and a gate oxide layer is disposed on a lower side of the first polysilicon gate and the second polysilicon gate.
  • the method for fabricating the power transistor of the double-gate MOS structure includes the following steps: gate oxide, polysilicon deposition, polysilicon doping, photolithography, ion implantation and diffusion, ion implantation and diffusion, dielectric layer deposition and reflow, and lead holes Photolithography and etching, metal layer deposition, metal lithography and etching.
  • the invention has the beneficial effects that the polysilicon gate is divided into two parts in the invention, and for the chip requiring high short circuit capability, only the first polysilicon gate or the second polysilicon gate can be taken out, so that the effective current channel density can be obtained. Drop, the device saturation current is reduced to make the device have high short-circuit resistance, and for chips that do not require high short-circuit capability, both polysilicon gates can be taken out, maintaining a high effective channel current density, thereby reducing the positive Pressure drop The static loss of the piece is small.
  • the two polysilicon gates can be separately extracted by changing one of the polysilicon gates.
  • the driving signal when no short circuit capability is required, turns on two gates to increase the effective current channel density.
  • a gate signal can be turned off to make it have a good short circuit capability, and the effective current of the device can be flexibly controlled.
  • the channel density provides optimum performance for the device.
  • FIG. 1 is a schematic structural view of a power transistor of a conventional MOS structure.
  • FIG. 2 is a schematic view showing the structure of a power transistor of the first double-gate MOS structure of the present invention.
  • FIG 3 is a schematic structural view of a power transistor of a second double-gate MOS structure in the present invention.
  • FIG. 4 is a schematic view showing the structure of a silicon wafer after the second photolithography step is completed in the fabrication method of the second dual gate MOS structure power transistor of the present invention.
  • a power transistor of a double-gate MOS structure comprising a metal layer 1 disposed above and below and a first doped layer 8, the first polysilicon gate 3 and the second polysilicon gate 4 being in the metal layer 1 and the first doped layer 8 is disposed between left and right, the upper side of the first polysilicon gate 3 and the second polysilicon gate 4 is covered with an insulating dielectric layer 2, and the first polysilicon gate 3 and the second polysilicon gate 4 are insulated
  • the dielectric layer 2 is insulated and insulated, and the lower side of the first polysilicon gate 3 and the second polysilicon gate 4 is provided with a gate oxide layer 5, as shown in FIG.
  • the polysilicon gate is divided into two parts. For a chip requiring high short-circuit capability, only the first polysilicon gate or the second polysilicon gate can be taken out, so that the effective current channel density is lowered, and the saturation current of the device is lowered to make the device It has high resistance to short circuit, and for chips that do not require high short circuit capability, it can take all two polysilicon gates out, maintaining a high effective channel current density, thus reducing the forward voltage drop and making the device's static loss more. small. If a device is required, in some cases, the chip needs to have a high short-circuit capability, and in some cases does not need to have a high short-circuit current capability, then the two polysilicon gates can be separately extracted by changing one of the polysilicon gates.
  • a gate signal can be turned off to provide a good short-circuit capability, and the effective current channel density can be flexibly controlled to achieve optimal performance of the device.
  • Second doped layer 7 Between the metal layer 1 and the first doping layer 8, a gate oxide layer 5 connecting the lower side of the first first polysilicon gate 3 and a gate oxide layer 5 on the lower side of the right second polysilicon gate 4 are provided. Second doped layer 7.
  • the insulating dielectric layer 2 is connected to the second doping layer 7 through the third doping layer 6; on the right side of the first polysilicon gate 3, the insulating dielectric layer 2 passes through The third doped layer 6 is connected to the second doped layer 7; on the left side of the second polysilicon gate 4, the insulating dielectric layer 2 is connected to the second doped layer 7 through the third doped layer 6; On the right side of the crystalline silicon gate 4, the insulating dielectric layer 2 is connected to the second doped layer 7 through the third doped layer 6, as shown in FIG.
  • the width of the second polysilicon gate 4 (the distance in the horizontal direction in FIG. 2) is 0. 5um ⁇ 100um
  • the distance between the first polysilicon gate 3 and the second polysilicon gate 4 is 0. 5um ⁇ 100um
  • the power transistor of the double gate MOS structure includes a plurality of first polysilicon gates 3 and a plurality of second In the polysilicon gate 4, the plurality of first polysilicon gates 3 and the plurality of second polysilicon gates 4 are alternately arranged left and right between the metal layer 1 and the first doped layer 8, and adjacent two 5 ⁇ 100um ⁇
  • the distance between the two polysilicon gates 4 is 0. 5um ⁇ 100um.
  • the first polysilicon gate 3 and the second polysilicon gate 4 are respectively connected to respective metal pads in the corresponding gate soldering regions by respective metal leads. That is, the first polysilicon gate 3 and the second polysilicon gate 4 are respectively connected to the corresponding gate bonding regions through respective metal leads.
  • the individual metal leads are not connected together, but are connected to two gate metal pads, respectively.
  • the method for fabricating the power transistor of the double-gate MOS structure includes the following steps:
  • Step 1 Gate Oxidation: The silicon wafer having the first doped layer 8 after being cleaned is placed in an oxidizing furnace at 900 ° C to 120 (TC is gate-oxidized to form on the upper surface of the first doped layer 8). Gate oxide layer 5, the thickness of the gate oxide layer is between 100 A and 2000 A;
  • Step 2 Polysilicon deposition: The silicon wafer is placed in a deposition furnace, and a polysilicon layer is deposited on the gate oxide layer 5 of the silicon wafer by low pressure chemical vapor deposition (LPCVD).
  • LPCVD low pressure chemical vapor deposition
  • the thickness of the polysilicon layer is controlled at 2000 A. 10000A, preferably the thickness can be controlled from 4000A to 6000A, and the specific thickness of the polysilicon layer can also be determined according to the design requirements of the device.
  • Step 3 polysilicon doping: placing the silicon wafer in a diffusion furnace at 850 ° C to 100 (TC is doped with the polysilicon layer to form a conductive polysilicon layer;
  • Step 4 Photolithography: coating a photoresist on the surface of the silicon wafer according to a conventional process, performing photolithography, developing, etching the conductive polysilicon layer and the gate oxide layer, removing the photoresist, and forming a first polysilicon gate. 3.
  • the second polysilicon gate 4 and the first window 11 (the portion etched between the first polysilicon gate 3 and the second polysilicon gate 4 forms a first window 11), the first window 5 ⁇
  • the width is controlled at 0. 5 ⁇ ! ⁇ ⁇ ; Step 5.
  • Ion implantation and diffusion implanting a first impurity impurity different from the first doped layer into the first window 11, the first impurity may be boron ion or phosphorus ion, and the implantation energy when boron ion is used At 60KeV ⁇ 120KeV, the implantation dose is 5E12 ⁇ 5E14; if phosphorus ion is used, the implantation energy is 60KeV ⁇ 180KeV, the implantation dose is 5E12 ⁇ 5E14, and then it is diffused at 1000°C ⁇ 125(TC) to form active region cells.
  • Step 6 Ion implantation and diffusion: implanting the same second impurity ions as the first doped layer ions into the first window 11.
  • the second impurity type is different from the first impurity type, and phosphorus ions may be used.
  • Arsenic ion or boron ion or boron difluoride ion, etc. and then put the silicon wafer into the diffusion furnace, diffusing at 900 to 110 (TC temperature to form the third doping layer 6 of the active region cell;
  • Step 7 Depositing and reflowing the dielectric layer: placing the silicon wafer in a deposition furnace and depositing an insulating dielectric layer on the surface of the silicon wafer by plasma enhanced chemical vapor deposition (PECVD) using conventional phosphorus Silicon glass or borophosphosilicate glass, in order to achieve a flat surface of the insulating dielectric layer during reflow treatment, it is preferable to use borophosphosilicate glass, the thickness of the insulating dielectric layer is 2000A ⁇ 20000A, preferably 6000A ⁇ 15000A; The thickness control ensures the ability to block the sticking of the movable charge, and ensures the accuracy of the lead hole etching. Then, the insulating dielectric layer is reflowed.
  • PECVD plasma enhanced chemical vapor deposition
  • Step 8 lithography and etching of the lead hole: coating the insulating dielectric layer 2 with a photoresist, photolithography, developing, etching the insulating dielectric layer 2 and the third doped layer of the active cell, in a conventional process, etching The depth is beyond the third doping layer 0. ⁇ ! ⁇ 0. 5 ⁇ forms a lead hole.
  • Step 10 Metal lithography and etching: coating a metal layer 1 with a photoresist, lithography, developing, and etching a metal layer to form an electrode according to a conventional process, wherein the first polysilicon gate 3 and the second polysilicon gate 4 The electrodes are respectively taken out, and finally a power transistor having a double gate MOS structure is fabricated.
  • the first polysilicon gate 3 and the second polysilicon gate are respectively connected by metal leads.
  • a power transistor of a double-gate MOS structure comprising a metal layer 1 disposed above and below and a first doped layer 8, the first polysilicon gate 3 and the second polysilicon gate 4 being in the metal layer 1 and the first doped layer 8 is disposed between left and right, the upper side of the first polysilicon gate 3 and the second polysilicon gate 4 is covered with an insulating dielectric layer 2, and the first polysilicon gate 3 and the second polysilicon gate 4 are insulated
  • the dielectric layer 2 is insulated and insulated, and the gate oxide layer 5 is disposed on the lower side of the first polysilicon gate 3 and the second polysilicon gate 4.
  • a plurality of first polysilicon gates 3 and a plurality of second polysilicon gates 4 are alternately arranged left and right between the metal layer 1 and the first doped layer 8, and a first polysilicon gate 3 adjacent to the left and right sides and a second polysilicon gate 4 forms a polysilicon gate unit,
  • the gate oxide layer 5 on the lower side of the second polysilicon gate 4 in the left polysilicon gate unit and the polysilicon gate unit adjacent to the right side of the polysilicon gate unit The gate oxide layer 5 on the lower side of the first polysilicon gate 3 is connected through the second doping layer 7, as shown in FIG.
  • the insulating dielectric layer 2 is connected to the second doping layer 7 through the third doping layer 6; the polysilicon gate unit on the left side In the left side of the first polysilicon gate 3, the insulating dielectric layer 2 is connected to the second doping layer 7 through the third doping layer 6, as shown in FIG.
  • the insulating dielectric layer 2 on the right side of the first polysilicon gate 3 is in direct contact with the first doped layer 8, and the insulating dielectric layer 2 on the left side of the second polysilicon gate 4 is directly
  • the first doped layer 8 is in contact as shown in FIG.
  • the width of the first polysilicon gate 3 is 0. 5um ⁇ 100um
  • the width of the second polysilicon gate 4 is 0. 5um ⁇ 100um
  • the adjacent first polysilicon gate 3 and the second polysilicon gate 4 5 ⁇ 100um ⁇
  • the spacing between the two second polysilicon gates 4 is between 0. 5um ⁇ 100um.
  • the transistor shown in FIG. 3 has a more uniform current density than the transistor of FIG. 2, so that the saturation voltage drop during static operation is low, and the static loss is lower, and the cost is relatively high due to the addition of one lithography. .
  • the manufacturing method of the power transistor of the double-gate MOS structure in this embodiment is basically the same as the manufacturing method of the power transistor of the double-gate MOS structure described in Embodiment 1. The only difference is that: the manufacturing method in this embodiment adds a step in the manufacturing method described in Embodiment 1, and the step is set between step 6 and step 7, which is photolithography: on the silicon wafer. 5 ⁇
  • the second window 12 is controlled to have a width of 0. 5 ⁇ ! ⁇ 30 ⁇ .
  • the silicon wafer after this step is completed is shown in Figure 4.

Abstract

一种双栅MOS结构的功率晶体管及其制作方法，该双栅MOS结构的功率晶体管包括金属层（1）、绝缘介质层（2）、第一多晶硅栅（3）、第二多晶硅栅（4）、栅氧化层（5）和第三掺杂层（6）、第二掺杂层（7）和第一掺杂层（8），多晶硅栅分成两部分，在需要高短路能力的芯片，可以只将第一多晶硅栅（3）或第二多晶硅栅（4）引出，这样有效电流沟道密度下降，使器件饱和电流下降从而使器件具有高的抗短路能力，而在不需要高短路能力芯片，又可以将两个多晶硅栅全部引出，保持了较高的有效沟道电流密度，从而降低正向压降，使器件的静态损耗较小。

Description

一种双栅 M0S结构的功率晶体管及其制作方法
技术领域
本发明涉及半导体器件技术领域， 具体的是一种双栅 M0S结构的功率晶体管， 还是 该双栅 M0S结构的功率晶体管的制作方法。 背景技术
目前在 M0SFET、 IGBT、 MCT等功率半导体器件的制作过程中， 有源区结构如图 1所 示， 通常为了增加器件的抗短路能力， 通常 IGBT都是增加栅宽度或栅间距， 在芯片制 作完成之后， 栅宽度和栅间距将不能变化， 而恒定的增加栅宽度和间距， 势必会造成电 流密度的降低， 这样设计的器件压降会增加， 从而在应用时增加器件的静态损耗。 发明内容
为了解决上述技术问题，本发明公开了一种双栅 M0S结构的功率晶体管及其制作方 法， 该双栅 M0S结构的功率晶体管对于需要高短路能力的芯片， 可以有效降低电流沟道 密度， 使器件饱和电流下降从而使器件具有高的抗短路能力， 而对于不需要高短路能力 的芯片， 又可以将两个多晶硅栅全部引出， 保持了较高的有效沟道电流密度， 从而降低 正向压降， 使器件的静态损耗较小。
本发明解决其技术问题采用的技术方案是： 一种双栅 M0S结构的功率晶体管， 包括 上下设置的金属层和第一掺杂层，第一多晶硅栅和第二多晶硅栅在金属层和第一掺杂层 之间呈左右设置， 第一多晶硅栅和第二多晶硅栅的上侧设有绝缘介质层， 第一多晶硅栅 和第二多晶硅栅通过绝缘介质层隔离，第一多晶硅栅和第二多晶硅栅的下侧设有栅氧化 层。
上述双栅 M0S结构的功率晶体管的制作方法， 包括以下步骤： 栅氧化、 多晶硅淀积、 多晶硅掺杂、 光刻、 离子注入和扩散、 离子注入和扩散、 绝缘介质层淀积和回流、 引线 孔光刻和腐蚀、 金属层淀积、 金属光刻和腐蚀等。
本发明的有益效果是：本发明中多晶硅栅分成两部分，对于需要高短路能力的芯片， 可以只将第一多晶硅栅或第二多晶硅栅引出， 这样可使有效电流沟道密度下降， 使器件 饱和电流下降从而使器件具有高的抗短路能力， 而对于不需要高短路能力芯片， 又可以 将两个多晶硅栅全部引出， 保持了较高的有效沟道电流密度， 从而降低正向压降， 使器 件的静态损耗较小。 如果需要一个器件， 在有些情况下， 需要此芯片具有高短路能力， 而有些情况下又不需要具有高短路电流能力， 那么就可以将两个多晶硅栅分别引出， 通 过改变其中一个多晶硅栅上的驱动信号， 在不需要短路能力时， 开启两个栅极， 增加有 效电流沟道密度， 在需要短路能力时， 又可以关闭一个栅极信号， 使其具备良好的短路 能力， 灵活控制器件有效电流沟道密度， 从而使器件达到最佳性能。 附图说明
下面结合附图对本发明所述的双栅 M0S结构的功率晶体管进行详细说明。
图 1是现有 M0S结构的功率晶体管的结构示意图。
图 2是本发明中第一种双栅 M0S结构的功率晶体管的结构示意图。
图 3是本发明中第二种双栅 M0S结构的功率晶体管的结构示意图。
图 4是本发明中第二种双栅 M0S结构的功率晶体管的制作方法中第二次完成光刻步 骤后硅片的结构示意图。
主要元件符号说明
1. 金属层， 2. 绝缘介质层， 3. 第一多晶硅栅， 4. 第二多晶硅栅， 5. 栅氧化层，
6. 第三掺杂层， 7. 第二掺杂层， 8. 第一掺杂层， 11. 第一窗口， 12. 第二窗口。 具体实施方式
实施例 1
一种双栅 M0S结构的功率晶体管， 包括上下设置的金属层 1和第一掺杂层 8， 第一多 晶硅栅 3和第二多晶硅栅 4在金属层 1和第一掺杂层 8之间呈左右设置， 第一多晶硅栅 3和 第二多晶硅栅 4的上侧包覆有绝缘介质层 2，第一多晶硅栅 3和第二多晶硅栅 4通过绝缘介 质层 2绝缘隔离， 第一多晶硅栅 3和第二多晶硅栅 4的下侧设有栅氧化层 5， 如图 2所示。
多晶硅栅分成两部分， 对于需要高短路能力的芯片， 可以只将第一多晶硅栅或第二 多晶硅栅引出， 这样可使有效电流沟道密度下降， 使器件饱和电流下降从而使器件具有 高的抗短路能力， 而对于不需要高短路能力芯片， 又可以将两个多晶硅栅全部引出， 保 持了较高的有效沟道电流密度， 从而降低正向压降， 使器件的静态损耗较小。如果需要 一个器件， 在有些情况下， 需要此芯片具有高短路能力， 而有些情况下又不需要具有高 短路电流能力， 那么就可以将两个多晶硅栅分别引出， 通过改变其中一个多晶硅栅上的 驱动信号， 在不需要短路能力时， 开启两个栅极， 增加有效电流沟道密度， 在需要短路 能力时， 又可以关闭一个栅极信号， 使其具备良好的短路能力， 灵活控制器件有效电流 沟道密度， 从而使器件达到最佳性能。
在金属层 1和第一掺杂层 8之间设有连接左侧第一多晶硅栅 3下侧的栅氧化层 5和右 侧第二多晶硅栅 4下侧的栅氧化层 5的第二掺杂层 7。
在第一多晶硅栅 3的左侧， 绝缘介质层 2通过第三掺杂层 6与第二掺杂层 7连接； 在第 一多晶硅栅 3的右侧， 绝缘介质层 2通过第三掺杂层 6与第二掺杂层 7连接； 在第二多晶硅 栅 4的左侧， 绝缘介质层 2通过第三掺杂层 6与第二掺杂层 7连接； 在第二多晶硅栅 4的右 侧， 绝缘介质层 2通过第三掺杂层 6与第二掺杂层 7连接， 如图 2所示。
第一多晶硅栅 3的宽度 （图 2中水平方向的距离） 在 0. 5um〜100um， 第二多晶硅栅 4 的宽度 （图 2中水平方向的距离） 在 0. 5um〜100um， 第一多晶硅栅 3与第二多晶硅栅 4之 间的间距在 0. 5um〜100um，当该双栅 M0S结构的功率晶体管含有多个第一多晶硅栅 3和多 个第二多晶硅栅 4时，多个第一多晶硅栅 3和多个第二多晶硅栅 4在金属层 1和第一掺杂层 8之间呈左右交替设置， 相邻的两个第二多晶硅栅 4之间的间距在 0. 5um〜100um。
第一多晶硅栅 3与第二多晶硅栅 4分别通过各自的金属引线连接到对应的栅极焊接 区域内各自的金属焊接点。即第一多晶硅栅 3与第二多晶硅栅 4分别通过各自的金属引线 连接到对应栅极焊接区域。各自的金属引线并不连在一起， 而是分别连到两个栅极金属 焊接点。
上述双栅 M0S结构的功率晶体管的制作方法， 包括以下步骤：
步骤 1、 栅氧化： 将进行清洁处理后的具有第一掺杂层 8 的硅片放入氧化炉内在 900°C〜120(TC进行栅氧化处理，在第一掺杂层 8的上表面形成栅氧化层 5，栅氧化层的 厚度在 100 A〜2000 A;
步骤 2、 多晶硅淀积： 将硅片放入淀积炉内， 利用低压化学汽相淀积（LPCVD)在硅 片的栅氧化层 5上淀积多晶硅层， 该多晶硅层的厚度控制在 2000A〜10000A， 优选该厚 度可控制在 4000A〜6000A， 也可根据器件的设计要求确定多晶硅层的具体厚度。
步骤 3、 多晶硅掺杂： 将硅片放入扩散炉内， 在 850°C〜100(TC对多晶硅层进行掺 杂形成能够导电的多晶硅层；
步骤 4、 光刻： 按常规工艺在硅片表面涂覆光刻胶， 进行光刻、 显影、 刻蚀该能够 导电的多晶硅层和栅氧化层， 去掉光刻胶， 形成第一多晶硅栅 3、 第二多晶硅栅 4和第 一窗口 11 (第一多晶硅栅 3和第二多晶硅栅 4之间被刻蚀掉的部分形成第一窗口 11 ) ， 该第一窗口的宽度控制在 0. 5μπ！〜 ΙΟΟμπι; 步骤 5、离子注入和扩散： 将与第一掺杂层不同的第一种杂质离子注入第一窗口 11 内， 该第一种杂质可采用硼离子或磷离子， 当采用硼离子时其注入能量在 60KeV〜 120KeV， 注入剂量在 5E12〜5E14; 若采用磷离子时， 其注入能量在 60KeV〜180KeV， 注 入剂量在 5E12〜5E14， 然后在 1000°C〜125(TC进行扩散形成有源区原胞的第二掺杂层 7；
步骤 6、 离子注入和扩散： 将与第一掺杂层离子相同的第二种杂质离子注入第一窗 口 11 内， 该第二种杂质的类型与第一种杂质类型不同， 可采用磷离子或砷离子或硼离 子或二氟化硼离子等， 然后再将硅片放入扩散炉内， 在 900〜110(TC温度下扩散形成有 源区原胞的第三掺杂层 6;
步骤 7、 绝缘介质层淀积和回流： 将硅片放入淀积炉内， 用等离子增强化学汽相淀 积 （PECVD) ， 在硅片表面淀积绝缘介质层， 该绝缘介质层采用常规磷硅玻璃或硼磷硅 玻璃， 为达到回流处理时使绝缘介质层表面较为平坦， 最好选用硼磷硅玻璃， 绝缘介质 层厚度在 2000A〜20000A， 最好在 6000A〜15000A; 通过对绝缘介质层厚度的控制， 即 可保证阻挡可动电荷粘污的能力， 又能保证引线孔刻蚀的准确性， 然后对绝缘介质层进 行回流处理。
步骤 8、引线孔光刻和腐蚀： 按常规工艺在绝缘介质层 2涂覆光刻胶、光刻、显影、 刻蚀有源区原胞的绝缘介质层 2和第三掺杂层， 刻蚀的深度超出第三掺杂层 0. ΐμπ！〜 0. 5μπι形成引线孔。
步骤 9、金属层淀积:对硅片溅射或蒸发形成金属层 1，该金属层厚度为 0. 5μπ！〜 5μπι。 步骤 10、金属光刻和腐蚀： 按常规工艺在金属层 1涂覆光刻胶、光刻、显影、刻蚀 金属层形成电极， 其中第一多晶硅栅 3和第二多晶硅栅 4分别引出电极， 最后制成具有 双栅的 M0S结构的功率晶体管。
第一多晶硅栅 3和第二多晶硅栅是分别用金属引线连接出的。
实施例 2
一种双栅 M0S结构的功率晶体管， 包括上下设置的金属层 1和第一掺杂层 8， 第一 多晶硅栅 3和第二多晶硅栅 4在金属层 1和第一掺杂层 8之间呈左右设置，第一多晶硅 栅 3和第二多晶硅栅 4的上侧包覆有绝缘介质层 2， 第一多晶硅栅 3和第二多晶硅栅 4 通过绝缘介质层 2绝缘隔离，第一多晶硅栅 3和第二多晶硅栅 4的下侧设有栅氧化层 5。
多个第一多晶硅栅 3和多个第二多晶硅栅 4在金属层 1和第一掺杂层 8之间呈左右交 替设置， 左右相邻的一个第一多晶硅栅 3和一个第二多晶硅栅 4形成一个多晶硅栅单元， 在金属层 1和第一掺杂层 8之间， 左侧的多晶硅栅单元中的第二多晶硅栅 4下侧的栅氧化 层 5与该多晶硅栅单元右侧相邻的多晶硅栅单元中的第一多晶硅栅 3下侧的栅氧化层 5通 过第二掺杂层 7连接， 如图 3所示。
在该左侧的多晶硅栅单元中， 在第二多晶硅栅 4的右侧， 绝缘介质层 2通过第三掺杂 层 6与第二掺杂层 7连接； 在该左侧的多晶硅栅单元中， 在第一多晶硅栅 3的左侧， 绝缘 介质层 2通过第三掺杂层 6与第二掺杂层 7连接， 如图 3所示。
在该左侧的多晶硅栅单元中，第一多晶硅栅 3右侧的绝缘介质层 2直接与第一掺杂 层 8接触，第二多晶硅栅 4左侧的绝缘介质层 2直接与第一掺杂层 8接触，如图 3所示。
第一多晶硅栅 3的宽度在 0. 5um〜100um，第二多晶硅栅 4的宽度在 0. 5um〜100um， 相邻的第一多晶硅栅 3与第二多晶硅栅 4之间的间距在 0. 5um〜100um，相邻的两个第二 多晶硅栅 4之间的间距在 0. 5um〜100um。
图 3所示晶体管相对图 2的晶体管， 具有更均匀的电流密度， 从而在静态工作时的 饱和压降偏低， 具有更低的静态损耗， 由于增加了 1次光刻， 因此成本相对较高。
本实施例中所述双栅 M0S结构的功率晶体管的制作方法基本与实施例 1中所述的双 栅 M0S结构的功率晶体管的制作方法基本相同。 区别仅在于： 本实施例中的制作方法是 在实施例 1中所述的制作方法中增加了一个步骤， 该步骤设置在步骤 6和步骤 7之间， 该步骤为光刻： 在硅片上涂覆光刻胶， 进行光该、 显影、 刻蚀第一多晶硅栅 3和第二多 晶硅栅 4， 形成第二窗口 12， 该第二窗口 12的宽度控制在 0. 5μπ！〜 30μπι。该步骤完成后 的硅片如图 4所示。
以上所述， 仅为本发明的具体实施例， 不能以其限定发明实施的范围， 所以其等同 组件的置换， 或依本发明专利保护范围所作的等同变化与修饰， 都应仍属于本专利涵盖 的范畴。 另外， 本发明中的技术特征与技术特征之间、 技术特征与技术方案之间、 技术 方案与技术方案之间均可以自由组合使用。

Claims

权利要求书
1. 一种双栅 M0S结构的功率晶体管， 其特征在于， 包括上下设置的金属层 （1 ) 和 第一掺杂层（8) ， 第一多晶硅栅（3)和第二多晶硅栅（4)在金属层（1 )和第一掺杂 层 （8)之间呈左右设置， 第一多晶硅栅（3 )和第二多晶硅栅（4) 的上侧设有绝缘介 质层（2) ， 第一多晶硅栅（3)和第二多晶硅栅（4)通过绝缘介质层（2) 隔离， 第一 多晶硅栅（3)和第二多晶硅栅（4) 的下侧设有栅氧化层 （5) 。
2. 如权利要求 1所述的双栅 M0S结构的功率晶体管， 其特征在于， 在金属层（1 )和 第一掺杂层 （8 )之间设有连接第一多晶硅栅 （3 )下侧的栅氧化层 （5 )和第二多晶硅 栅（4)下侧的栅氧化层 （5) 的第二掺杂层 （7) 。
3. 如权利要求 2所述的双栅 M0S结构的功率晶体管， 其特征在于， 在第一多晶硅栅 ( 3) 的左侧， 绝缘介质层（2)通过第三掺杂层（6)与第二掺杂层（7)连接； 在第一 多晶硅栅（3)的右侧， 绝缘介质层（2)通过第三掺杂层（6)与第二掺杂层（7)连接; 在第二多晶硅栅（4)的左侧， 绝缘介质层（2)通过第三掺杂层（6)与第二掺杂层（7) 连接； 在第二多晶硅栅 （4) 的右侧， 绝缘介质层 （2)通过第三掺杂层 （6) 与第二掺 杂层 （7)连接。
4. 如权利要求 1所述的双栅 M0S结构的功率晶体管， 其特征在于， 多个第一多晶硅 栅（3)和多个第二多晶硅栅（4)在金属层（1 )和第一掺杂层（8)之间呈左右交替设 置， 左右相邻的一个第一多晶硅栅（3)和一个第二多晶硅栅（4)形成一个多晶硅栅单 元， 在金属层（1 )和第一掺杂层（8)之间， 一个多晶硅栅单元中的第二多晶硅栅（4) 下侧的栅氧化层（5)与该多晶硅栅单元右侧相邻的多晶硅栅单元中的第一多晶硅栅（3) 下侧的栅氧化层 （5)通过第二掺杂层 （7)连接。
5. 如权利要求 4所述的双栅 M0S结构的功率晶体管， 其特征在于， 在该多晶硅栅单 元中， 在第二多晶硅栅 （4) 的右侧， 绝缘介质层 （2)通过第三掺杂层 （6) 与第二掺 杂层 （7)连接； 在第一多晶硅栅（3) 的左侧， 绝缘介质层 （2)通过第三掺杂层 （6) 与第二掺杂层 （7)连接。
6. 如权利要求 4所述的双栅 M0S结构的功率晶体管， 其特征在于， 在该多晶硅栅单 元中， 第一多晶硅栅（3) 右侧的绝缘介质层 （2 )直接与第一掺杂层 （8)接触， 第二 多晶硅栅（4)左侧的绝缘介质层 （2)直接与第一掺杂层 （8)接触。
7. 如权利要求 1或 4所述的双栅 M0S结构的功率晶体管， 其特征在于， 第一多晶硅栅 ( 3) 的宽度在 0. 5um〜100um， 第二多晶硅栅（4) 的宽度在 0. 5um〜100um， 第一多晶硅 栅（3) 与第二多晶硅栅 （4)之间的间距在 0. 5um〜100um， 两个第二多晶硅栅（4)之 间的间距在 0. 5um〜100um。
8. 如权利要求 1所述的双栅 M0S结构的功率晶体管，其特征在于，第一多晶硅栅（3) 与第二多晶硅栅 （4) 分别通过各自的金属引线连接到对应的栅极焊接区域内的金属焊 接点。
9. 一种双栅 M0S结构的功率晶体管的制作方法， 其特征在于， 所述双栅 M0S结构 的功率晶体管的制作方法包括以下步骤：
步骤 1、 栅氧化： 将具有第一掺杂层 （8) 的硅片放入氧化炉内进行栅氧化处理， 以形成栅氧化层 （5) ；
步骤 2、 多晶硅淀积： 将硅片放入淀积炉内， 在硅片的栅氧化层 （5)上淀积多晶 硅层；
步骤 3、 多晶硅掺杂： 将硅片放入扩散炉内， 对多晶硅层进行掺杂形成能够导电的 多晶娃层；
步骤 4、 光刻： 在硅片表面涂覆光刻胶， 进行光刻、 显影、 刻蚀该能够导电的多晶 硅层和栅氧化层（5)， 形成第一多晶硅栅（3)、第二多晶硅栅（4)和第一窗口（11 )； 步骤 5、离子注入和扩散：将与第一掺杂层不同的杂质离子注入第一窗口（11 )内， 然后在 1000°C〜125(TC进行扩散形成有源区原胞的第二掺杂层 （7) ；
步骤 6、离子注入和扩散：将与第一掺杂层离子相同的杂质离子注入第一窗口（11 ) 内， 注入后将光刻胶去掉， 然后再将硅片放入扩散炉内， 扩散形成有源区原胞的第三掺 杂层 （6) ；
步骤 7、 绝缘介质层淀积和回流： 在硅片表面淀积绝缘介质层 （2) ， 绝缘介质层 厚度在 2000A〜20000A， 然后对绝缘介质层 （2 )进行回流处理；
步骤 8、 引线孔光刻和腐蚀： 在硅片表面涂覆光刻胶、 光刻、 显影、 刻蚀有源区原 胞的绝缘介质层 （2)和第三掺杂层 （6) ， 形成引线孔；
步骤 9、 金属层淀积： 对硅片溅射或蒸发形成金属层 （1 ) 。
10.如权利要求 9所述的双栅 M0S结构的功率晶体管的制作方法， 其特征在于， 在步 骤 6和步骤 7之间还包括： 光刻： 在硅片上涂覆光刻胶， 进行光该、 显影、 刻蚀第一多晶 硅栅（3)和第二多晶硅栅（4) ， 形成第二窗口 （12) 。
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