KR101215305B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 생산성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 그의 방법은, 제 1 기판 상에 활성 층을 형성하는 단계; 상기 활성 층의 상부 면과 제 2 기판을 접합시키고, 상기 제 1 기판으로부터 상기 활성 층을 분리하는 단계; 상기 제 2 기판에 접합된 상기 활성 층의 소스/드레인 영역들에 대응되는 도전성 불순물 영역들을 형성하는 단계; 상기 활성 층의 하부 면에 제 3 기판에 접합시키고 상기 제 2 기판을 제거하는 단계; 및 상기 제 3 기판에 접합된 상기 활성 층의 상기 도전성 불순물 영역들 사이의 상부에 게이트 전극을 형성하고, 상기 도전성 불순물 영역들 상에 소스/드레인 전극들을 형성하는 단계를 포함하여 이루어진다.
이온(ion), 활성(active), 플라스틱(plastic), 게이트(gate), 플렉시블(flexible)
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로 플라스틱 기판에 박막트랜지스터를 형성하는 반도체 소자의 제조방법에 관한 것이다.
본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-F-024-02, 과제명: 모바일 플렉시블 입출력 플랫폼].
일반적으로 유기 박막 트랜지스터(Organic Thin Film Transistor, OTFT)는 플렉시블 디스플레이 구동 소자(flexible display driving device) 또는 RFID 응용 소자에서 많이 사용되고 있다. OTFT에서 유기물을 채널 층으로 사용할 경우, 전도 메커니즘과 결정성이 불량함으로 이동도가 1cm2/Vs 이상으로 실현되기 어렵다. 그럼에도 불구하고, 플렉시블 전자소자를 구현하기 위해 OTFT를 사용하였으나, OTFT의 경우 대기중에 노출되었을 때 짧은 수명과 구동 신뢰성이 떨어지는 문제점을 가지고 있어 상용화가 난이한 설정이다.
따라서, 수명과 신뢰성에서 문제를 안고 있는 OTFT의 기술적인 교착 상태와 특수용 고속 플렉시블 소자에 대한 요구 증가로 인해 최근 OTFT의 대안으로 제시된 것은 기존의 실리콘 기판 반도체를 유리 기판이나 웨이퍼 기판으로부터 분리하여 플라스틱 기판에 전이(transfer)시키는 기술이다.
본 발명이 이루고자 하는 일 기술적 과제는 플라스틱 기판에서 박막트랜지스터의 형성을 완료하여 생산수율을 증대 또는 극대화할 수 있는 반도체 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 실리콘 단결정 활성 층을 2단계 전이시키는 과정 중에 또는 완료 후에 박막트랜지스터를 형성하는 반도체 소자의 제조방법을 개시한다. 그 방법은, 제 1 기판 상에 활성 층을 형성하는 단계; 상기 활성 층의 상부 면과 제 2 기판을 접합시키고, 상기 제 1 기판으로부터 상기 활성 층을 분리하는 단계; 상기 제 2 기판에 접합된 상기 활성 층의 소스/드레인 영역들에 대응되는 도전성 불순물 영역들을 형성하는 단계; 상기 활성 층의 하부 면에 제 3 기판에 접합시키고 상기 제 2 기판을 제거하는 단계; 및 상기 제 3 기판에 접합된 상기 활성 층의 상기 도전성 불순물 영역들 사이의 상부에 게이트 전극을 형성하고, 상기 도전성 불순물 영역들 상에 소스/드레인 전극들을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 활성 층을 형성하는 단계는 상기 제 1 기판의 내부에 소정 깊이의 이온주입 층을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 이온주입 층을 형성 한 후, 상기 활성 층 상에 상기 게이트 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 활성 층과 상기 게이트 전극 사이에 상기 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극은 티타늄 또는 질화 티타늄을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 층을 분리하는 단계는 상기 이온주입 층을 열처리하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 층의 상부 면과 상기 제 2 기판을 접합하는 것은 상기 활성 층의 상부 표면과 상기 제 2 기판 사이에 제 1 절연 층을 개재하여 수행될 수 있다.
일 실시예에 따르면, 상기 제 2 기판의 제거 시에 상기 제 1 절연 층을 제거하지 않고 잔존하는 상기 제 1 절연 층을 게이트 절연막으로 사용할 수 있다.
일 실시예에 따르면, 상기 활성 층의 하부 표면과 상기 제 3 기판은 접착제 층을 이용하여 접합할 수 있다.
일 실시예에 따르면, 상기 제 3 기판 상의 상기 활성 층 상에 형성되는 상기 게이트 전극과, 상기 소스/드레인 전극들을 구비하는 박막트랜지스터들을 각각 아일랜드시키는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 활성 층 및 상기 제 3 기판 상에 제 2 절연 층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 절연 층을 관통하면서 상기 도전성 불순물 영역들과 상기 소스/드레인 전극들을 연결시키는 콘택 플러그를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예적 구성에 따르면, 플라스틱 재질의 제 3 기판에서 박막트랜지스터의 제조공정을 완료함으로서 생산수율을 증대시킬 수 있는 효과가 있다.
또한, 단결정 실리콘의 활성 층이 플라스틱 재질의 제 3 기판에 전이되기 전에 고온 열처리 공정을 완료하여 생산수율을 극대화할 수 있는 효과가 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 층들 등을 기술하기 위해서 사용되었지만, 이들 영역, 층들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 층을 다른 영역 또는 층과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명한다.
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 반도체 제조방법은, 단결정 실리콘으로 이루어진 제 1 기판(10)에 수소 이온을 이온주입하여 상기 제 1 기판(10)의 내부에 이온주입 층(12)을 형성한다. 여기서, 수소 이온의 이온주입 공정은 주로 이온주입기(implanter)에 의해 이루어질 수 있다. 이온주입기는 전기 에너지를 이용하여 수소를 이온화시키고, 이온화된 수소를 가속시켜 타깃(target)인 제 1 기판(10)에 충돌시킴에 따라 상기 제 1 기판(10) 내부의 소정 깊이에 이온주입 층(12)을 형성할 수 있다. 전기에너지의 크기에 따라 이온주입 층(12)의 깊이가 비례하여 증가될 수 있다. 이때, 이온주입 층(12)을 경계로 하여 하부에는 제 1 기판(10)이 그대로 존재하면서, 상부에는 후속에서 박막 트랜지스터로 제조되기 위한 활성 층(active layer, 14)이 형성될 수 있다.
도 2를 참조하면, 활성 층(14) 상에 게이트 절연막(16) 및 게이트 전극(18)을 형성한다. 게이트 절연막(16)은 실리콘 산화막을 포함하며, 게이트 전극(18)은 도전성이 우수한 금속 층 및 도전성 불순물로 도핑된 폴리 실리콘을 포함한 도전층을 포함할 수 있다. 예를 들어, 게이트 전극(18)은 후속의 고온 열처리에서 확 산(diffusion)이 방지되는 티타늄, 질화 티타늄, 텅스텐, 텅스텐 실리사이드들 중 적어도 어느 하나의 장벽 금속층을 포함할 수 있다.
도 3을 참조하면, 활성 층(14)의 상부 표면에 유리 재질의 제 2 기판(20)을 접합한다. 유리 재질의 제 2 기판(20)과 활성 층(14)은 실리콘 산화막으로 이루어진 제 1 절연 층(22)에 의해 강하게 접합될 수 있다. 예를 들어, 제 2 기판(20)에 먼저 제 1 절연 층(22)을 형성하고, 상기 제 1 절연 층(22)과 활성 층(14)을 약 200℃에서 화학적으로 접합시킬 수 있다. 제 1 절연 층(22)은 화학기상증착(CVD) 방법으로 형성된 실리콘 산화막을 포함할 수 있다. 이때, 활성 층(14) 상에 형성된 게이트 전극(18)에 의해 발생되는 단차(step)를 없애기 위해 상기 활성 층(14)의 상부에 소정 두께의 실리콘 산화막으로 이루어진 제 1 절연 층(22)을 형성하고 제 2 기판(20)을 접합할 수도 있다.
도 4를 참조하면, 활성 층(14)을 제 1 기판(10)으로부터 분리한다. 여기서, 활성 층(14)은 제 1 기판(10)이 약 600℃의 고온으로 가열되면, 이온주입 층(12)의 수소 이온이 버블링되면서 상기 제 1 기판(10)으로부터 박리될 수 있다. 이온주입 층(12)을 경계로 하여 제 1 기판(10)으로부터 활성 층(14)을 분리시키는 기술은 일반적으로 이온 컷(ion-cut), 스마트 컷(smart-cut), 소프트 컷(soft-cut)이라 알려져 있다.
본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 이온 컷과 같은 고온 공정이 이루어지기 전에 활성 층(14)에 게이트 절연막(16) 및 게이트 전극(18)을 형성할 수 있기 때문에 고성능의 소자를 만들 수 있다.
도 5를 참조하면, 게이트 전극(18)을 중심으로 양측의 활성 층(14)에 도전성 불순물을 이온입하여 도전성 불순물 영역들(24)을 형성한다. 여기서, 도전성 불순물은 보론(B), 갈륨(Ga), 인듐(In) 등과 같은 3족 원소의 p형 불순물과, 안티몬(Sb), 아세닉(As), 인(P) 등과 같은 5족 원소의 n형 불순물을 포함할 수 있다. 예를 들어, 도전성 불순물 영역들(24)은 제 2 기판(20)에 접합된 활성 층(14)의 하부에 이온주입 마스크로서 포토레지스트 패턴이 형성되고, 상술한 도전성 불순물이 상기 활성 층(14)에 이온주입됨으로서 형성될 수 있다.
도 6을 참조하면, 제 2 기판(20)에 접합된 활성 층(14)을 플라스틱 재질의 제 3 기판(30)에 접합한다. 예를 들어, 활성 층(14)과 제 3 기판(30)은 접착제 층(32)에 의해 접합될 수 있다. 접착제 층(32)은 에폭시, 실리콘, 핫멜트, 고분자, PVAc 들과 같은 석유화학 접착제를 포함할 수 있다. 제 3 기판(30)은 활성 층(14)에 형성되는 박막트랜지스터를 스위칭 소자로 사용하는 플렉시블 디스플레이가 구현되기 위해 투명한 플라스틱 재질로 이루어질 수 있다.
따라서, 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 고열 공정에서 불순물 오염을 유발시킬 수 있는 플라스틱 재질의 제 3 기판(30)에 접합되기 이전에 고온의 제조 공정을 완료할 수 있다.
도 7을 참조하면, 게이트 전극(18) 상부의 제 2 기판(20) 및 제 1 절연 층(22)을 제거한다. 유리 재질의 제 2 기판(20)과, 실리콘 산화막의 제 1 절연 층(22)은 불소(HF)를 소스로 하는 습식식각 또는 건식식각으로 제거될 수 있다.
도 8을 참조하면, 제 3 기판(30) 상에 접합된 활성 층(14)을 아일랜드 시킨 다. 여기서, 아일랜드 공정은 활성 층(14)에 형성되는 다수의 박막 트랜지스터들을 서로 분리시키는 공정이다. 예컨대, 제 3 기판(30)에 형성되는 다수개의 박막 트랜지스터는 매트릭스(matrix) 형태로 배열될 수 있다.
또한, 활성 층(14)은 불투명한 단결정 실리콘 재질로 형성되어 있다. 이때, 게이트, 소스/드레인 전극들을 포함하는 트랜지스터가 형성되는 부분을 제외한 대부분의 활성 층(14)을 아일랜드 공정으로 제거하여 투명한 플라스틱 재질의 제 3 기판(30)을 포함한 플렉시블 디스플레이에서 투과율을 높일 수 있다.
따라서, 아일랜드 공정은 박막트랜지스터가 형성되는 부분의 활성 층(14) 이외의 불필요한 활성 층(14)을 제거시키는 공정으로서, 제 3 기판(30) 상에 박막트랜지스터들간의 분리 공정이 될 수 있다.
도 9를 참조하면, 게이트 전극(18) 및 활성 층(14)의 상부에 제 2 절연 층(34)을 형성한다. 제 2 절연 층(34)은 게이트 전극(18)과 상기 게이트 전극(18) 양측에서 노출되는 활성 층(14)의 상부를 포함한 제 3 기판(30)의 전면에 형성될 수 있다. 또한, 제 2 절연 층(34)은 화학기상증착(CVD)방법으로 형성된 실리콘 산화막을 포함할 수 있다.
도 10을 참조하면, 게이트 전극(18) 양측의 도전성 불순물 영역들(24) 상부의 제 2 절연 층(34)을 제거하여 콘택 홀을 형성한 후, 상기 콘택 홀 내부에 도전성 금속층으로 이루어진 콘택 플러그(36)를 형성한다. 콘택 플러그(36)는 제 2 절연 층(34)을 관통하여 도전성 불순물 영역들(24)을 전기적으로 연결할 수 있다. 예를 들어, 콘택 플러그(36)는 콘택 홀이 형성된 제 3 기판(30)의 전면에 스퍼터링 방법으로 도전성 금속층이 형성되고, 제 2 절연 층(34) 상의 도전성 금속층이 평탄하게 제거됨으로서 상기 콘택 홀 내에서 형성될 수 있다.
도 11을 참조하면, 콘택 플러그(36) 상에 소스/드레인 전극들(38)을 형성한다. 소스/드레인 전극들(38)은 콘택 플러그(36)가 노출되는 제 3 기판(30)의 전면에 도전성 금속층이 형성된 후, 포토 리소그래피 공정을 통해 상기 콘택 플러그(36)의 상부에 독립적으로 패터닝될 수 있다. 따라서, 콘택 플러그(36)와, 소스/드레인 전극들(38)은 제 2 절연 층(34)의 두께가 얇으면, 동일한 공정을 통해 한번에 형성될 수도 있다. 예를 들어, 제 2 절연 층(34)에 형성된 콘택 홀을 통해 도전성 불순물 영역들(24)이 노출되는 제 3 기판(30) 상에 도전성 금속층을 형성한 후 패터닝 공정을 통해 콘택 플러그(36)와 소스/드레인 전극들(38)이 한번에 형성될 수도 있다.
소스/드레인 전극들(38)은 제 2 절연 층(34)의 상부에서 콘택 플러그(36)를 통해 활성 층(14)에 형성된 도전성 불순물 영역들(24)과 전기적으로 연결될 수 있다. 게이트 전극(18)은 제 2 절연 층(34) 내에서 활성 층(14)의 도전성 불순물 영역들(24) 사이의 채널 영역 상에 형성되어 있다.
따라서, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조방법은 제 1 기판(10) 및 제 2 기판(20)에서 고온의 열처리 공정을 완료한 후 고속 동작이 구현되는 단결정 실리콘 박막 트랜지스터를 플라스틱 재질의 제 3 기판(30)에서 제조할 수 있기 때문에 생산 수율을 향상시킬 수 있다.
도시되지는 않았지만, 소스/드레인 전극들(38) 상에 제 3 절연 층을 형성할 수 있다. 또한, 제 3 절연 층을 관통하면서 상기 소스/드레인 전극들(38) 중 어느 하나에 전기적으로 접속되고, 상기 제 3 절연 층 상에서 매트릭스 형상으로 분리된 투명 전극을 형성할 수 있다.
도 12 내지 도 21은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들이다.
도 12을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 제조방법은, 단결정 실리콘으로 이루어진 제 1 기판(10)에 수소 이온을 이온주입하여 상기 제 1 기판(10)의 내부에 이온주입 층(12)을 형성한다. 이온주입 층(12)은 이온주입기(implanter)에 의해 제 1 기판(10) 내부의 소정 깊이에 형성될 수 있다. 이때, 제 1 기판(10) 내부의 이온주입 층(12) 깊이는 이온주입기에서 수소 이온에 인가되는 전기에너지의 크기에 비례하여 결정될 수 있다. 따라서, 제 1 기판(10) 내부에 형성되는 이온주입 층(12)의 상부에는 후속에서 박막 트랜지스터로 제조되기 위한 활성 층(14)이 형성될 수 있다.
도 13을 참조하면, 활성 층(14)의 상부 표면에 유리 재질의 제 2 기판(20)을 접합한다. 유리 재질의 제 2 기판(20)과 활성 층(14)은 실리콘 산화막으로 이루어진 제 1 절연 층(22)에 의해 강하게 접합될 수 있다. 예를 들어, 제 2 기판(20)에 먼저 제 1 절연 층(22)을 형성하고, 상기 제 1 절연 층(22)과 활성 층(14)을 약 200℃에서 화학적으로 접합시킬 수 있다. 제 1 절연 층(22)은 CVD로 형성된 실리콘 산화막을 포함할 수 있다.
도 14를 참조하면, 활성 층(14)을 제 1 기판(10)으로부터 분리한다. 여기 서, 활성 층(14)은 제 1 기판(10)이 약 600℃의 고온으로 가열되면, 이온주입 층(12)의 수소 이온이 버블링되면서 상기 제 1 기판(10)으로부터 박리될 수 있다. 이온주입 층(12)을 경계로 하여 제 1 기판(10)으로부터 활성 층(14)을 분리시키는 기술은 일반적으로 이온 컷(ion-cut), 스마트 컷(smart-cut), 소프트 컷(soft-cut)이라 알려져 있다. 도시되지는 않았지만, 이온주입 층(12)을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)하여 활성 층(14)의 하부를 연마하는 공정이 더 추가될 수 있다.
도 15를 참조하면, 게이트 영역을 중심으로 양측의 활성 층(14)에 도전성 불순물을 이온입하여 도전성 불순물 영역들(24)을 형성한다. 여기서, 도전성 불순물은 보론(B), 갈륨(Ga), 인듐(In) 등과 같은 3족 원소의 p형 불순물과, 안티몬(Sb), 아세닉(As), 인(P) 등과 같은 5족 원소의 n형 불순물을 포함할 수 있다. 예를 들어, 도전성 불순물 영역들(24)은 제 2 기판(20)에 접합된 활성 영역의 하부에 이온주입 마스크로서 포토레지스트 패턴이 형성되고, 상술한 도전성 불순물이 상기 활성 영역에 이온주입됨으로서 형성될 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 이온 컷과 같은 고온 공정이 완료된 후, 활성 층(14)에 도전성 불순물 영역들(24)을 형성할 수 있기 때문에 고성능의 소자를 만들 수 있다.
도 16을 참조하면, 제 2 기판(20)에 접합된 활성 층(14)을 플라스틱 재질의 제 3 기판(30)에 접합한다. 예를 들어, 활성 층(14)과 제 3 기판(30)은 접착제 층(32)에 의해 접합될 수 있다. 접착제 층(32)은 에폭시, 실리콘, 핫멜트, 고분자, PVAc 들과 같은 석유화학 접착제를 포함할 수 있다. 제 3 기판(30)은 활성 층(14)에 형성되는 박막트랜지스터를 스위칭 소자로 사용하는 플렉시블 디스플레이가 구현되기 위해 투명한 플라스틱 재질로 이루어질 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 고온 공정에서 불순물 오염을 유발시킬 수 있는 플라스틱 재질의 제 3 기판(30)에 접합되기 이전에 고온의 제조 공정을 완료할 수 있다.
도 17을 참조하면, 게이트 전극(18) 상부의 제 2 기판(20) 및 제 1 절연 층(22)을 제거한다. 유리 재질의 제 2 기판(20)과, 실리콘 산화막의 제 1 절연 층(22)은 불소(HF)를 소스로 하는 습식식각 또는 건식식각으로 제거될 수 있다.
도 18을 참조하면, 활성 층(14) 상에 게이트 절연막(16) 및 게이트 전극(18)을 형성한다. 게이트 절연막(16)은 활성 층(14)의 전면에 형성된 실리콘 산화막을 포함할 수 있다. 덧붙혀, 상기 제 2 기판(20)의 제거 시에 상기 제 1 절연 층(22)을 모두 제거하지 않고 잔존하는 상기 제 1 절연 층(22)을 게이트 절연막(16)으로 사용할 수도 있다.
또한, 게이트 전극(18)은 활성 층(14)의 전면에 도전 층이 형성되고, 도전성 불순물 영역들(24) 사이의 활성 층(14) 상부에 상기 도전 층이 독립적으로 위치되도록 포토레지스트에 의해 패터닝될 수 있다. 예를 들어, 게이트 전극(18)은 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta)과 같은 도전성 금속 층과, 도전성 불순물이 도핑된 폴리 실리콘 층을 포함할 수 있다.
도 19를 참조하면, 제 3 기판(30) 상에 접합된 활성 층(14)을 아일랜드 시킨다. 여기서, 아일랜드 공정은 활성 층(14)에 형성되는 다수의 박막 트랜지스터들을 서로 분리시키는 공정이다. 예컨대, 제 3 기판(30)에 형성되는 다수개의 박막 트랜지스터는 매트릭스(matrix) 형태로 배열될 수 있다.
게이트, 소스/드레인을 포함하는 트랜지스터가 형성되는 부분을 제외한 대부분의 활성 층(14)을 아일랜드 공정으로 제거하여 투명한 플라스틱 재질의 제 3 기판(30)을 포함한 플렉시블 디스플레이에서 투과율을 높일 수 있다.
따라서, 아일랜드 공정은 박막트랜지스터가 형성되는 부분의 활성 층(14) 이외의 불필요한 활성 층(14)을 제거시키는 공정으로서, 제 3 기판(30) 상에 박막트랜지스터들간의 분리 공정이 될 수 있다.
도 20을 참조하면, 게이트 전극(18) 및 활성 층(14)의 상부에 제 2 절연 층(34)을 형성한다. 제 2 절연 층(34)은 게이트 전극(18)과 상기 게이트 전극(18) 양측에서 노출되는 활성 층(14)의 상부를 포함한 제 3 기판(30)의 전면에 형성될 수 있다. 또한, 제 2 절연 층(34)은 화학기상증착(CVD)방법으로 형성된 실리콘 산화막을 포함할 수 있다.
도 21을 참조하면, 게이트 전극(18) 양측의 도전성 불순물 영역들(24) 상부의 제 2 절연 층(34)을 제거하여 콘택 홀을 형성한 후, 상기 콘택 홀 내부에 도전성 금속층으로 이루어진 콘택 플러그(36)를 형성한다. 콘택 플러그(36)는 제 2 절연 층(34)을 관통하여 도전성 불순물 영역들(24)을 전기적으로 연결할 수 있다. 예를 들어, 콘택 플러그(36)는 콘택 홀이 형성된 제 3 기판(30)의 전면에 스퍼터링 방법으로 도전성 금속층이 형성되고, 제 2 절연 층(34) 상의 도전성 금속층이 평탄하게 제거됨으로서 상기 콘택 홀 내에서 형성될 수 있다.
도 22를 참조하면, 콘택 플러그(36) 상에 소스/드레인 전극들(38)을 형성한다. 소스/드레인 전극들(38)은 콘택 플러그(36)가 노출되는 제 3 기판(30)의 전면에 도전성 금속층이 형성된 후, 포토 리소그래피 공정을 통해 상기 콘택 플러그(36)의 상부에 독립적으로 패터닝될 수 있다. 따라서, 콘택 플러그(36)와, 소스/드레인 전극들(38)은 제 2 절연 층(34)의 두께가 얇으면, 동일한 공정을 통해 한번에 형성될 수도 있다. 예를 들어, 제 2 절연 층(34)에 형성된 콘택 홀을 통해 도전성 불순물 영역들(24)이 노출되는 제 3 기판(30) 상에 도전성 금속층을 형성한 후 패터닝 공정을 통해 콘택 플러그(36)와 소스/드레인 전극들(38)이 한번에 형성될 수도 있다.
따라서, 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조방법은 제 1 기판(10) 및 제 2 기판(20)에서 고온의 열처리 공정을 완료한 후 고속 동작이 구현되는 단결정 실리콘 박막 트랜지스터를 플라스틱 재질의 제 3 기판(30)에서 제조할 수 있기 때문에 생산 수율을 향상시킬 수 있다.
도시되지는 않았지만, 소스/드레인 전극들(38) 상에 제 3 절연 층을 형성할 수 있다. 또한, 제 3 절연 층을 관통하면서 상기 소스/드레인 전극들(38) 중 어느 하나에 전기적으로 접속되고, 상기 제 3 절연 층 상에서 매트릭스 형상으로 분리된 투명 전극을 형성할 수 있다.
결국, 본 발명의 실시예들에 따른 반도체 소자의 제조방법은 상술한 바와 같이 박막 트랜지스터가 플라스틱 재질의 3 기판에 전이되기 전에 고온의 열처리 공정이 완료되기 때문에 소자의 생산수율을 향상시킬 수 있다. 이 분야에 종사하는 통상의 지식을 가진 자라면, 상술한 본 발명의 기술적 사상에 기초하여 용이하게 이러한 변형된 실시예를 구현할 수 있을 것이다.
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들.
도 12 내지 도 22는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들.
Claims (12)
- 제 1 기판 상에 활성 층을 형성하는 단계;상기 활성 층의 상부 면과 제 2 기판을 접합시키고, 상기 제 1 기판으로부터 상기 활성 층을 분리하는 단계;상기 제 2 기판에 접합된 상기 활성 층의 소스/드레인 영역들에 대응되는 도전성 불순물 영역들을 형성하는 단계;상기 활성 층의 하부 면에 제 3 기판에 접합시키고 상기 제 2 기판을 제거하는 단계; 및상기 제 3 기판에 접합된 상기 활성 층의 상기 도전성 불순물 영역들 사이의 상부에 게이트 전극을 형성하고, 상기 도전성 불순물 영역들 상에 소스/드레인 전극들을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 활성 층을 형성하는 단계는 상기 제 1 기판의 내부에 소정 깊이의 이온주입 층을 형성하는 것을 포함하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 이온주입 층을 형성 한 후, 상기 활성 층 상에 상기 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 활성 층과 상기 게이트 전극 사이에 상기 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 게이트 전극은 티타늄 또는 질화 티타늄을 포함하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 활성 층을 분리하는 단계는 상기 이온주입 층을 열처리하는 것을 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 활성 층의 상부 면과 상기 제 2 기판을 접합하는 것은 상기 활성 층의 상부 표면과 상기 제 2 기판 사이에 제 1 절연 층을 개재하여 수행됨을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제 2 기판의 제거 시에 상기 제 1 절연 층을 제거하지 않고 잔존하는 상기 제 1 절연 층을 게이트 절연막으로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 활성 층의 하부 표면과 상기 제 3 기판은 접착제 층을 이용하여 접합하는 것을 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 3 기판 상의 상기 활성 층 상에 형성되는 상기 게이트 전극과, 상기 소스/드레인 전극들을 구비하는 박막트랜지스터들을 각각 아일랜드시키는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 활성 층 및 상기 제 3 기판 상에 제 2 절연 층을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제 2 절연 층을 관통하면서 상기 도전성 불순물 영역들과 상기 소스/드레인 전극들을 연결시키는 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
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