CN108389867A - 阵列基板及阵列基板的制作方法 - Google Patents

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Abstract

本发明提供一种阵列基板及阵列基板的制作方法，通过在基板与半导体层之间形成第一源漏极层，并通过热处理使得所述第一源漏极层的材料扩散至所述半导体层中，使得所述半导体层对应于所述第一源漏极层的位置进行导体化，得到的所述半导体层包括半导体区，及位于所述半导体区两侧的导体化的第一导体区及第二导体区。并且，通过热处理的方式将所述第一源漏极的材料扩散至所示的半导体层中，并在此过程中半导体层中的氧含量重新分布，从而得到导体化的所述第一导体化区及所述第二导体区。导体化的所述第一导体化区及所述第二导体区具有良好的热稳定性，不会受后续的热处理过程的影响，从而能够保证载流子的传输，保证薄膜晶体管的电性能。

Description

阵列基板及阵列基板的制作方法
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及阵列基板的制作方法。
背景技术
顶栅型阵列基板具有寄生电容小、光罩数少、可靠性高等优势，从而得到广泛的应用。制作顶栅型阵列基板时，通常会采用等离子体((Ar,He,Nz等plasma)对半导体层对与源漏极接触的位置进行导体化处理，来达到减小源漏极与所述半导体层的接触阻抗。但是，在后续的退火时，源漏极与所述半导体层的接触阻抗渐渐恢复变大，影响载流子的传输，最终影响薄膜晶体管的电性能。
发明内容
本发明提供一种阵列基板及阵列基板的制作方法，减小源漏极与所述半导体层的接触阻抗，保证影响载流子的传输，从而保证薄膜晶体管的电性能。
所述阵列基板包括基板，依次层叠于所述基板上的第一源漏极层、半导体层、栅极绝缘层、栅极层、层间介质层及第二源漏极层；所述第一源漏极层包括间隔设置的第一源极及第一漏极；所述半导体层包括半导体区及导体化的第一导体区及第二导体区，所述第一导体区及第二导体区分别位于所述半导体区两侧并与所述半导体区连接，所述第一导体区层叠于所述第一源极上，所述第二导体区层叠于所述第一漏极上，所述第一导体区及第二导体区均为所述第一源漏极层的材料扩散至所述半导体层得到；所述第二源漏极层包括间隔设置的第二源极及第二漏极，所述第二源极通过第一过孔与所述第一源极电连接，所述第二漏极通过第二过孔与所述第一漏极电连接。
其中，所述第一导体区部分覆盖所述第一源极，所述第二导体区部分覆盖所述第一漏极；所述第一过孔对应于部分所述第一导体区及未被所述第一导体区覆盖的部分第一源极；所述第二过孔对应于部分所述第二导体区及未被所述第二导体区覆盖的部分第一漏极。
其中，所述第一导体区部分覆盖所述第一源极，所述第二导体区部分覆盖所述第一漏极；所述第一过孔对应于所述第一导体区未被所述第一源极覆盖的位置；所述第二过孔对应于所述第二导体区未被所述第一漏极覆盖的位置。
其中，所述栅极层包括栅极，所述栅极层叠于所述栅极绝缘层上，且所述栅极及所述栅极绝缘层在所述半导体层上的正投影覆盖位于所述半导体层的半导体区内。
其中，所述第一源漏极层的材料为功函数小于4.4ev、电阻率小于10-7Ω·m的金属。
其中，所述第一源漏极层的材料为金属铝。
所述阵列基板的制作方法包括步骤：
提供一基板，在所述基板上形成第一源漏极层；所述第一源漏极层包括间隔设置的第一源极及第一漏极；
在所述第一源漏极层上形成半导体材料层，对所述半导体材料层进行热处理，使得所述第一源漏极层的材料扩散进入所述半导体材料层对应于所述第一源漏极层的区域，以使所述半导体材料层对应于所述第一源漏极层的区域导体化；
对所述半导体材料层进行图案化，得到半导体层；所述半导体层包括半导体区及导体化的第一导体区及第二导体区，所述第一导体区及第二导体区分别位于所述半导体区两侧并与所述半导体区连接，所述第一导体区层叠于所述第一源极上，所述第二导体区层叠于所述第一漏极上；
在所述半导体层上依次形成栅极绝缘层、栅极层及层间介质层；
在所述层间介质层上形成第二源漏极层，所述第二源漏极层包括间隔设置的第二源极及第二漏极，所述第二源极通过第一过孔与所述第一源极电连接，所述第二漏极通过第二过孔与所述第一漏极电连接。
其中，所述阵列基板的制作方法还包括步骤：
在所述第二源漏极层上形成钝化层，并在所述钝化层上形成像素电极层，所述像素电极层包括阵列设置的像素电极，所述像素电极通过过孔与所述第二源漏极层进行电连接。
其中，所述“对所述半导体材料层进行热处理”为对所述半导体触控层进行退火处理。
其中，所述第一源漏极层的材料为功函数小于4.4ev、电阻率小于10-7Ω·m的金属。
本发明提供的所述阵列基板及阵列基板的制作方法，通过在所述基板与所述半导体层之间形成第一源漏极层，并在图案化得到所述半导体层之前对所述半导体材料层进行热处理，从而使得所述第一源漏极层的材料扩散至所述半导体材料层中，并在此过程中半导体层中的氧含量重新分布，使得所述半导体材料层对应于所述第一源漏极层的位置进行导体化，得到所述第一导体区及第二导体区。导体化的所述第一导体化区及所述第二导体区具有良好的热稳定性，不会受后续的热处理过程的影响。并且，所述第一导体区层叠于所述第一源极上，所述第二导体区层叠于所述第一漏极上，即所述第一导体区与所述第一源极电连接，所述第二导体区与所述第一漏极电连接。所述第二源极与所述第一源极电连接时，即所述第二源极通过所述第一源极与所述半导体层第一导体区电连接；所述第二漏极与所述第一漏极电连接时，即所述第二漏极通过所述第一漏极与所述半导体层第二导体区电连接。而所述第一导体区及所述第二导体区均进行了导体化，且不会受后续的热处理过程的影响，从而使得所述源漏极与所述半导体层的接触阻抗减小，且所述接触阻抗不会受后续的热处理过程的影响，从而保证载流子的传输，保证薄膜晶体管的电性能。
附图说明
为更清楚地阐述本发明的构造特征和功效，下面结合附图与具体实施例来对其进行详细说明。
图1是本发明一实施例的所述阵列基板结构示意图；
图2是本发明另一实施例的所述阵列基板结构示意图；
图3是本发明另一实施例的所述阵列基板结构示意图；
图4是本发明所述阵列基板的制作方法的流程示意图；
图5-图10是本发明所述阵列基板的制作方法各步骤的阵列基板的结构示意图。
具体实施例
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。其中，附图仅用于示例性说明，表示的仅是示意图，不能理解为对本专利的限制。
请一并参阅图1，本发明提供一种阵列基板100。所述阵列基板100包括基板10，依次层叠于所述基板10上的第一源漏极层20、半导体层30、栅极绝缘层40、栅极层50、层间介质层60及第二源漏极层70。进一步的，所述基板10与所述第一源漏极层20之间还设有缓冲层11，通过所述缓冲层11增强所述第一源漏极层20与所述基板10之间的结合效果。
所述第一源漏极层20包括间隔设置的第一源极21及第一漏极22。本发明中，所述第一源漏极层20的材料为具有低功函数及低电阻率的金属材料。以便使得在后续的热处理过程中，所述第一源漏极层20的材料可以较容易的扩散至半导体层30中，并使半导体层30进行导体化。具体的，所述第一源漏极层20的材料为功函数小于4.4ev、电阻率小于10-7Ω·m的金属材料。本实施例中，所述第一源漏极层20为金属铝。可以理解的是，所述第一源漏极层20可以为金属银或者其它具有低功函数及低电阻率的金属材料。
所述半导体层30包括半导体区31及导体化的第一导体区32及第二导体区33。所述第一导体区32及第二导体区33分别位于所述半导体区31两侧并与所述半导体区31连接。所述第一导体区32层叠于所述第一源极21上，所述第二导体区33层叠于所述第一漏极22上。导体化的所述第一导体区32及所述第二导体区33均为所述第一源漏极层20的材料扩散进入所述半导体层30，并使得所述半导体层30中的氧含量重新排布而得到。通过该方式得到的导体化的所述第一导体区32及所述第二导体区33具有良好的热稳定性，不会在后续的热处理过程中发生导电状态变化。本实施例中，所述第一导体区32部分覆盖所述第一源极21，所述第二导体区33部分覆盖所述第一漏极22。并且，所述半导体区31位于所述第一源极21与所述第一漏极22之间，即所述半导体区31覆盖所述第一源极21与所述第二漏极之间未被所述第一源漏极覆盖的基板10。可以理解的是，在本发明的其它实施例中，所述第一导体区32覆盖所述第一源极21，所述第二导体区33覆盖所述第二源极71。
所述栅极绝缘层40位于所述半导体层30与所述栅极层50之间，通过所述栅极绝缘层40将所述半导体层30与所述栅极层50分隔开。所述栅极层50包括栅极，所述栅极层50叠于所述栅极绝缘层40上，且所述栅极绝缘层40与所述栅极在所述半导体层30上的正投影位于所述半导体区31内。
所述层间介质层60层叠于所述栅极层50上，并覆盖所述栅极层50及未被所述栅极层50的覆盖的半导体层30、未被所述半导体层30覆盖的第一源漏极层20及未被所述第一源漏极层20覆盖的基板10。所述层间介质层60为绝缘材料形成，以实现所述栅极层50与其上的其它层结构分隔开。所述层间介质层60上设有第一过孔61及第二过孔62。本实施例中，所述第一过孔61对应于部分所述第一导体区32及未被所述第一导体区32覆盖的部分第一源极21；所述第二过孔62对应于部分所述第二导体区33及未被所述第二导体区33覆盖的部分第一漏极22。可以理解的是，在本发明的其它实施例中，请参阅图2，所述第一过孔61仅对应于所述第一源极21，所述第二过孔62仅对应于所述第一漏极22。或者，请参阅图3，所述第一过孔61穿过所述第一导体区32延伸至所述第一源极21，所述第二过孔62穿过所述第二导体区33延伸至所述第一漏极22。
所述第二源漏极层70设于所述层间介质层60上，包括第二源极71及第二漏极72。所述第二源极71通过所述第一过孔61与所述第一源极21电连接，所述第二漏极72通过所述第二过孔62与所述第一漏极22电连接。即所述第二源极71通过所述第一源极21与所述半导体层30第一导体区32电连接；即所述第二漏极72通过所述第一漏极22与所述半导体层30第二导体区33电连接。通过所述第一源极21、所述半导体层30及所述第一漏极22实现数据信号在所述第二源极71与所述第二漏极72之间进行传输。本实施例中，由于所述第一过孔61对应于部分所述第一导体区32及未被所述第一导体区32覆盖的部分第一源极21；所述第二过孔62对应于部分所述第二导体区33及未被所述第二导体区33覆盖的部分第一漏极22，因此，所述第二源极71同时与所述第一源极21及所述第一导体区32电连接，所述第二漏极72同时与所述第二源极71及所述第二漏极72电连接。可以理解的是，在本发明的其它实施例中，请参阅图2，由于所述第一过孔61仅对应于所述第一源极21，所述第二过孔62仅对应于所述第二漏极72。因此，所述第二源极71仅与所述第一源极21电连接，所述第二漏极72仅与所述第一漏极22电连接。或者，请参阅图3，在本发明的另一实施例中，由于所述第一过孔61穿过所述第一导体区32延伸至所述第一源极21，所述第二过孔62穿过所述第二导体区33延伸至所述第一漏极22，因此，所述第二源极71穿过所述第一导电层与所述第一源极21电连接，所述第二漏极72穿过所述第二导电层与所述第一漏极22电连接。
本发明中，通过所述第一源极21实现所述第二源极71与所述半导体层30的第一导体区32的电连接，通过所述第一漏极22实现所述第二漏极72与所述半导体层30的第二导体区33的电连接。由于所述第一导体区32及所述第二导体区33均被导体化，因此，所述第一导体区32与所述第一源极21或所述第二源极71之间的接触阻抗大大降低，所述第二导体区33与所述第一漏极22或所述第二漏极72之间的接触阻抗大大降低，从而保证薄膜晶体管的电性能。并且，由于所述第一导体区32与所述第一源极21的接触面积相较于现有技术中的源极与所述半导体层30的接触面积大，所述第二导体区33与所述第一漏极22的接触面积相较于现有技术中的漏极与所述半导体层30的接触面积大，即使得所述第一导体区32与所述第一源极21的接触阻抗较现有技术的所述源极与半导体层30的接触阻抗进一步降低，所述第二导体区33与所述第一漏极22的接触阻抗较现有技术所述漏极与半导体层30的接触阻进一步降低，进一步增强所述薄膜晶体管的电性能。并且，所述第二源漏极层70为金属材料形成，其形成材料可以为金属钼、金属铝或者金属铜等。本实施例中，所述第二源漏极层70的形成材料与所述第一源漏极层20的形成材料相同，以尽量减小所述第二源极71与所述第一源极21之间及所述第二漏极72与所述第一漏极22之间的接触阻抗，从而进一步的增强所述薄膜晶体管的电性能。
进一步的，所述第二源漏极层70上还形成有钝化层80及像素电极层90。所述钝化层80覆盖所述第二源漏极层70。所述像素电极层90包括多个阵列设置的像素电极，所述像素电极通过过孔与所述第二源漏极层70的第二源极71或者第二漏极72进行电连接。
请参阅图4，本发明还提供一种阵列基板的制作方法，本实施例中，通过所述阵列基板100的制作发明制得所述阵列基板100。所述阵列基板100的制作方法包括步骤：
步骤110、请参阅图5，提供一基板10，在所述基板10上形成所述第一源漏极层20。
具体的，提供一基板10，在所述基板10上沉积第一金属材料层，并对所述第一金属材料层进行图案化，得到所述第一源漏极层20。并且，本实施例中，在所述基板10上沉积所述第一金属材料层之前还通过涂布或者转印等工艺形成有缓冲层11，再在所述缓冲层11上通过溅射或者气相沉积等方式形成所述第一金属材料层。通过曝光、显影、蚀刻等图案化工艺对所述第一金属材料层进行图案化，以得到所述第一源漏极层20。所述第一源漏极层20包括间隔设置的所述第一源极21及第一漏极22。
步骤120、请参阅图6，在所述第一源漏极层20上形成半导体材料层35，对所述半导体材料层35进行热处理，使得所述第一源漏极层20的材料扩散进入所述第一源漏极层20对应的所述半导体材料层35的区域，并使得所述半导体材料层35中的氧含量重新分布，以使所述半导体材料层35对应所述第一源漏极层20的区域导体化。通过该方式得到的导体化的区域具有良好的热稳定性，在后续的热处理过程中能够保持稳定，其导电状态等不易发生改变。本实施例中，对所述半导体材料层35进行热处理的方式为退火处理，所述退火处理的温度为280℃-320℃。
步骤130、请参阅图7，对所述半导体材料层35进行图案化，得到半导体层30。
通过曝光、显影、蚀刻等图案化工艺对所述半导体材料层35进行图案化，得到所述半导体层30。所述半导体层30包括半导体区31及导体化的第一导体区32及第二导体区33，所述第一导体区32及第二导体区33分别位于所述半导体区31两侧并与所述半导体区31连接，所述第一导体区32层叠于所述第一源极21上，所述第二导体区33层叠于所述第一漏极22上。
步骤140、在所述半导体层30上依次形成栅极绝缘层40、栅极层50及层间介质层60。
具体的，请参阅图8，在所述半导体层30上通过涂布或者转印等工艺形成所述栅极绝缘材料层，再在所述栅极绝缘材料层上通过溅射或者气相沉积等方式形成第二金属层。通过曝光、显影、蚀刻等图案化工艺对所述栅极绝缘材料层及第二金属层进行图案化，得到栅极绝缘层40及栅极层50。之后，请参阅图9，通过涂布或者转印等工艺在所述栅极层50上形成所述层间介质材料层。通过曝光、显影、蚀刻等图案化工艺在所述层间介质材料层上形成第一过孔61及第二过孔62，以得到所述层间介质层60。
步骤150、请参阅图10，在所述层间介质层60上形成第二源漏极层。具体的，先在所述层间介质层60上形成第三金属层，对所述第三金属层进行图案化以得到第二源漏极层70。所述第二源漏极层70包括间隔设置的第二源极71及第二漏极72，所述第二源极71通过所述第一过孔61与所述第一源极21电连接，所述第二漏极72通过所述第二过孔62与所述第一漏极22电连接。
步骤160、请重新参阅图1，在所述第二源漏极层70上形成钝化层80，并在所述钝化层80上形成像素电极层90。所述像素电极层90包括阵列设置的像素电极，所述像素电极通过过孔与所述第二源漏极层70进行电连接。
本发明提供的所述阵列基板100及阵列基板100的制作方法，通过在所述基板10与所述半导体层30之间形成第一源漏极层20，并在图案化得到所述半导体层30之前对所述半导体材料层35进行热处理，从而使得所述第一源漏极层20的材料扩散至所述半导体材料层35中，并在此过程中半导体材料层35中的氧含量重新分布，使得所述半导体材料层35对应于所述第一源漏极层20的位置进行导体化，得到所述半导体区31两侧的导体化的第一导体区32及第二导体区33。该种方式得到的导体化的所述第一导体区32及所述第二导体区33具有良好的热稳定性，不会受后续的热处理过程的影响。并且，所述第一导体区32层叠于所述第一源极21上，所述第二导体区33层叠于所述第一漏极22上，即所述第一导体区32与所述第一源极21电连接，所述第二导体区33与所述第一漏极22电连接。所述第二源极71与所述第一源极21电连接时，即所述第二源极71通过所述第一源极21与所述半导体层30第一导体区32电连接；所述第二漏极72与所述第一漏极22电连接时，即所述第二漏极72通过所述第一漏极22与所述半导体层30第二导体区33电连接。由于所述第一导体区32及所述第二导体区33均进行了导体化，且不会受后续的热处理过程的影响，从而使得所述源漏极与所述半导体层30的接触阻抗减小，且所述接触阻抗不会受后续的热处理过程的影响，从而保证载流子的传输，保证薄膜晶体管的电性能。
以上所述为本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (10)

1.一种阵列基板，其特征在于，包括基板，依次层叠于所述基板上的第一源漏极层、半导体层、栅极绝缘层、栅极层、层间介质层及第二源漏极层；所述第一源漏极层包括间隔设置的第一源极及第一漏极；所述半导体层包括半导体区及导体化的第一导体区及第二导体区，所述第一导体区及第二导体区分别位于所述半导体区两侧并与所述半导体区连接，所述第一导体区层叠于所述第一源极上，所述第二导体区层叠于所述第一漏极上，所述第一导体区及第二导体区均为所述第一源漏极层的材料扩散至所述半导体层得到；所述第二源漏极层包括间隔设置的第二源极及第二漏极，所述第二源极通过第一过孔与所述第一源极电连接，所述第二漏极通过第二过孔与所述第一漏极电连接。
2.如权利要求1所述的阵列基板，其特征在于，所述第一导体区部分覆盖所述第一源极，所述第二导体区部分覆盖所述第一漏极；所述第一过孔对应于部分所述第一导体区及未被所述第一导体区覆盖的部分第一源极；所述第二过孔对应于部分所述第二导体区及未被所述第二导体区覆盖的部分第一漏极。
3.如权利要求1所述的阵列基板，其特征在于，所述第一导体区部分覆盖所述第一源极，所述第二导体区部分覆盖所述第一漏极；所述第一过孔对应于所述第一导体区未被所述第一源极覆盖的位置；所述第二过孔对应于所述第二导体区未被所述第一漏极覆盖的位置。
4.如权利要求1所述的阵列基板，其特征在于，所述栅极层包括栅极，所述栅极层叠于所述栅极绝缘层上，且所述栅极及所述栅极绝缘层在所述半导体层上的正投影覆盖位于所述半导体层的半导体区内。
5.如权利要求1所述的阵列基板，其特征在于，所述第一源漏极层的材料为功函数小于4.4ev、电阻率小于10-7Ω·m的金属。
6.如权利要求5所述的阵列基板，其特征在于，所述第一源漏极层的材料为金属铝。
7.一种阵列基板的制作方法，其特征在于，包括步骤：
提供一基板，在所述基板上形成第一源漏极层；所述第一源漏极层包括间隔设置的第一源极及第一漏极；
在所述第一源漏极层上形成半导体材料层，对所述半导体材料层进行热处理，使得所述第一源漏极层的材料扩散进入所述半导体材料层对应于所述第一源漏极层的区域，以使所述半导体材料层对应于所述第一源漏极层的区域导体化；
对所述半导体材料层进行图案化，得到半导体层；所述半导体层包括半导体区及导体化的第一导体区及第二导体区，所述第一导体区及第二导体区分别位于所述半导体区两侧并与所述半导体区连接，所述第一导体区层叠于所述第一源极上，所述第二导体区层叠于所述第一漏极上；
在所述半导体层上依次形成栅极绝缘层、栅极层及层间介质层；
在所述层间介质层上形成第二源漏极层，所述第二源漏极层包括间隔设置的第二源极及第二漏极，所述第二源极通过第一过孔与所述第一源极电连接，所述第二漏极通过第二过孔与所述第一漏极电连接。
8.如权利要求7所述的阵列基板的制作方法，其特征在于，还包括步骤：
在所述第二源漏极层上形成钝化层，并在所述钝化层上形成像素电极层，所述像素电极层包括阵列设置的像素电极，所述像素电极通过过孔与所述第二源漏极层进行电连接。
9.如权利要求7所述的阵列基板的制作方法，其特征在于，所述“对所述半导体材料层进行热处理”为对所述半导体触控层进行退火处理。
10.如权利要求7所述的阵列基板的制作方法，其特征在于，所述第一源漏极层的材料为功函数小于4.4ev、电阻率小于10-7Ω·m的金属。
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