JP5830111B2

JP5830111B2 - 半導体装置およびその製造方法

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Publication number: JP5830111B2
Application number: JP2014012251A
Authority: JP
Inventors: クマールマノジ; トリスリストヤントプリヨノ; 家豪李; オクタビィアスシホンビンルディ; 尚暉杜
Original assignee: 世界先進積體電路股▲ふん▼有限公司
Priority date: 2014-01-27
Filing date: 2014-01-27
Publication date: 2015-12-09
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Description

本発明は半導体製造に関し、特に高電圧(ＨＶ)半導体素子およびその製造方法に関する。

本発明は、半導体装置に関し、特に、超低オン抵抗のトレンチゲート電極を有する半導体装置およびその製造方法に関するものである。

高収率の装置の需要の増加に伴い、２つ以上の半導体装置が１つのチップ内に統合される。バイポーラＣＭＯＳ−ＬＤＭＯＳ（ＢＣＤ）は、デバイス集積に広く用いられている。ＢＣＤ技術は、バイポーラ、相補型金属酸化膜半導体（ＣＭＯＳ）、および横方向拡散金属酸化物半導体（ＬＤＭＯＳ：ｌａｔｅｒａｌｌｙｄｉｆｆｕｓｅｄｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を１つのチップ内に集積する。ＢＣＤ装置では、バイポーラ装置は、高電流を駆動するように用いられ、ＣＭＯＳは、デジタル回路に低消費電力を提供し、ＬＤＭＯＳ装置は、高電圧（ＨＶ）処理能力を提供する。

ＬＤＭＯＳ装置は、各種のアプリケーションに広く用いられる。オン抵抗は、ＬＤＭＯＳ装置の消費電力に直接比例する重要な要素である。電力節約の需要と電子装置のより良い性能の増加に伴い、メーカーは、ＬＤＭＯＳ装置の漏れ（ｌｅａｋａｇｅ）とオン抵抗（Ｒｏｎ）の低減を絶えず模索している。しかしながら、オン抵抗の低減は、高オフ状態ブレークダウン電圧に密接に関っている。具体的に言えば、オン抵抗の低減は、高オフ状態ブレークダウンブレークダウン電圧を大幅に下げることになる。よって、従来のＬＤＭＯＳ装置は、高オフ状態ブレークダウン電圧を供給することができるが、低オン抵抗を提供することができない。

ＬＤＭＯＳ装置は、ドリフト領域、およびボディ領域を含む。ドリフト領域のドーパント濃度が増加した時、従来のＬＤＭＯＳ装置のオン抵抗が低減することは明らかになっている。しかしながら、ドーピング濃度が増加した時、ＬＤＭＯＳの高オフ状態ブレークダウン電圧が減少する。

よって、ブレークダウン電圧に関する不足のない低オン抵抗を有する改善された半導体装置およびその製造方法が必要である。

超低オン抵抗のトレンチゲート電極を有する半導体装置およびその製造方法を提供する。

半導体装置の例示的な実施形態は、第２の導電型と相対する第１の導電型を有するボディ領域、ボディ領域（第２の導電型を有する）に形成されたソース領域、ボディ領域に隣接した第２の導電型を有するドリフト領域、およびドリフト領域に形成されたドレイン領域を含む第１の導電型を有する基板、ボディ領域とドリフト領域の間に形成されたトレンチ、トレンチに隣接して配置されたゲート誘電体層、前記トレンチをライニングし、前記ゲート誘電体層に接するライナー、および前記ゲート誘電体層上に形成され、前記トレンチに延伸するゲート電極を含む半導体装置を含む。

半導体装置のもう１つの例示的な実施形態は、ボディ領域を有する第１の導電型を有する基板、ボディ領域の上面からボディ領域内に延伸した、第１の導電型に相反する第２の導電型を有する一対の拡散エクステンション領域、拡散エクステンション領域の１つに形成されたソース領域および拡散エクステンション領域のもう１つに形成されたドレイン領域、拡散エクステンション領域の１つに形成され、一対の拡散エクステンション領域の間のボディ領域の一部内に延伸したトレンチ、トレンチに隣接して配置されたゲート誘電体層、トレンチをライニングし、ゲート誘電体層に接するライナー、およびゲート誘電体層上に形成され、トレンチに延伸するゲート電極を含む半導体装置を含む。

半導体装置を形成する方法の例示的な実施形態は、第１の導電型を有する基板を提供するステップ、基板に第１の導電型を有するボディ領域を形成するステップ、基板にボディ領域に隣接した、第１の導電型に相反する第２の導電型を有するドリフト領域を形成するステップ、ボディ領域とドリフト領域の間の基板にシャロートレンチアイソレーション（ＳＴＩ）を形成するステップ、基板上に誘電体層を形成するステップ、ＳＴＩと誘電体層の一部を除去し、トレンチとトレンチに隣接するゲート誘電体層をそれぞれ形成するステップ、トレンチをライニングし、ゲート誘電体層に接するライナーを形成するステップ、ゲート誘電体層上、且つトレンチ内に延伸するゲート電極を形成するステップ、およびボディ領域にソース領域とドリフト領域にドレイン領域を形成するステップを含む。

半導体装置を形成する方法のもう１つの例示的な実施形態は、第１の導電型を有する基板を提供するステップ、基板に前記第１の導電型を有するボディ領域を形成するステップ、ボディ領域に第１の導電型に相反する第２の導電型を有する一対の拡散エクステンション領域を形成するステップ、拡散エクステンション領域の１つに、一対の拡散エクステンション領域の間のボディ領域の一部内に延伸するシャロートレンチアイソレーション（ＳＴＩ）を形成するステップ、基板上に誘電体層を形成するステップ、ＳＴＩと前記誘電体層の一部を除去し、トレンチとトレンチに隣接するゲート誘電体層をそれぞれ形成するステップ、トレンチをライニングし、ゲート誘電体層に接するライナーを形成するステップ、ゲート誘電体層上、且つトレンチ内に延伸するゲート電極を形成するステップ、および拡散エクステンション領域にソース領域を形成し、且つ拡散エクステンション領域のもう１つにドレイン領域を形成するステップを含む。

従来の半導体装置の断面図である。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。本発明の実施形態に係る半導体装置を製造する段階的な手順を示している。

図１は、従来の半導体装置１００の断面図が示されている。半導体装置１００は、基板１１０を含み、ボディ領域１１２と基板１１０に形成されたドリフト領域１１４を有する。基板１１０は、その中に形成された複数のシャロートレンチアイソレーション（ＳＴＩ：ｓｈａｌｌｏｗｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ）１３０を更に含む。従来の半導体装置１００では、ＳＴＩ１３０は、酸化ケイ素などの誘電材料で充填されたトレンチである。他の共通要素、例えば、ソース領域１５０とドレイン領域１６０、ゲート誘電体層１７０、およびゲート電極１８０なども半導体装置１００に含まれる。注意するのは、オン抵抗（以下、Ｒｏｎとも称す）は、半導体装置のピッチＰに直接比例することである。

本発明は、ブレークダウン電圧を損なうことなく、ピッチを短縮することによってＲｏｎを低減した、改善された半導体装置を提供する。

図２ａ〜２ｊは、本発明の実施形態に係る半導体装置２００を製造する段階的な手順を示しており、図２ａ〜２ｃは、半導体装置２００のボディ領域とドリフト領域の形成を示している。図２ａに示すように、第１の導電型を有する基板２１０が提供される。基板２１０は、例えばバルクシリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板などである。他の例として、基板２１０は、ホウ素ドープ基板などのｐ型の第１の導電型を有してもよい。また、基板２１０は、リンまたはヒ素基板などのｎ型の第１の導電型を有してもよい。任意の他の好適な基板、例えば化合物半導体基板、または多層基板なども用いられる。

図２ｂに示すように、複数の絶縁構造２３０、２３０ａ、および２３０ｂが形成される。本実施形態において、絶縁構造２３０、２３０ａ、および２３０ｂは、シャロートレンチアイソレーション（ＳＴＩ）である。ＳＴＩを形成する従来のプロセスがＳＴＩ２３０を形成するのに用いられ、図では詳細に示されない。前記プロセスは、基板２１０上に第１の絶縁層（例えば、酸化ケイ素（ＳｉＯ_ｘ））および第２の絶縁層（例えば、窒化ケイ素（ＳｉＮ_ｘ））を順次に形成するステップ、第１と第２絶縁層および基板２１０を選択的にエッチングし、基板２１０にトレンチを形成するステップ、トレンチの表面または側壁に窒素（例えば、酸窒化ケイ素（Ｓｉ_ｘＯ_ｙＮ_ｚ））をリッチ（ｒｉｃｈ）状態とするライナーを形成するステップ、基板２１０の表面に充填材（隙間を埋める充填材であり、例えば、二酸化ケイ素、またはホウリンケイ酸ガラス）を堆積させ、トレンチを充填するステップ、充填材にアニールプロセスを施すプロセス、及び、基板２１０を平坦化して（例えば化学機械研磨（ＣＭＰ）などの従来の方法によって）、トレンチの充填材の部分が基板の上面と同じ高さになるように余分な充填膜を除去するステップを含む。注意するのは、上述のプロセスは、一例であり、これらに制限されるものではない。

図２ｃに示すように、絶縁構造２３０、２３０ａ、２３０ｂが形成された後、パターン化されたマスク層２０が基板２１０上に形成され、所定のドリフト領域を露出させる。パターン化されたマスク層２０は、例えば窒化ケイ素または酸窒化ケイ素などのフォトレジスト層またはハードマスク層でもよい。ドーピングプロセス３００は、第２の導電型を有するドーパントを半導体基板２１０内に選択的にドープし、ドリフト領域２１４を規定する。第２の導電型は、第１の導電型と異なり、ドリフト領域２１４の部分の導電型に相当する。また第１の導電型は、後述するボディ領域の２１２の部分の導電型に相当する。パターン化されたマスク層２０は、ドリフト領域２１４が形成された後、除去される。

図２ｄに示すように、パターン化されたマスク層３０は、基板２１０上に形成され、ドリフト領域２１４の形成に続いて所定のボディ領域を露出する。パターン化されたマスク層３０は、例えば窒化ケイ素または酸窒化ケイ素などのフォトレジスト層またはハードマスク層である。マスク層３０が形成された後、ドーピングプロセス４００は、第１の導電型のドーパントを半導体基板２１０内に選択的にドープし、ボディ領域２１２を規定する。例示的な実施形態として、基板２１０のドーパントの濃度は、ボディ領域２１２のドーパントの濃度より大きい。例えば、ボディ領域２１２がｐ型の時、基板２１０は、重ドープのｐ型（Ｐ＋）である。次いで、マスク層３０は、ボディ領域２１２が形成された後、除去される。

ボディ領域２１２とドリフト領域２１４が形成された後、図２ｅに表されるように、誘電体層２４０は、基板２１０上に形成される。誘電体層２４０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、高誘電率誘電体（ｈｉｇｈ−ｋｄｉｅｌｅｃｔｒｉｃ）、ゲート誘電体用の他の好適な誘電材料、またはその組み合わせを含む。高誘電率誘電体は、例えば、Ｌｉ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｓｃ、Ｙ、Ｚｒ、Ｈｆ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、およびその混合物の酸化物の金属酸化物を含むことができる。誘電体層２４０は、原子層堆積（ＡＬＤ：ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）、化学気相成長（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、物理気相成長（ＰＶＤ：ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、熱酸化、ＵＶオゾン酸化、またはその組み合わせなどの当技術分野で公知の通常のプロセスによって形成されることができる。誘電体層２４０は、約２０００オングストロームから１００００オングストローム（２０００オングストローム以上から１００００オングストローム以下の間）の厚さを有することができる。

図２ｆに示すように、エッチングプロセス５００は、パターン化されたマスク層を用いて絶縁構造２３０を除去し、ボディ領域２１２とドリフト領域２１４との間にトレンチ２３２を形成し、且つ誘電体層２４０の一部を除去し、トレンチ２３２に隣接してゲート誘電体層２４１を形成する。ゲート誘電体層２４１は、少なくとも１つのその端（側壁）に傾斜側壁２４１ａを有する。留意すべきは、図２ｆは、傾斜側壁を示しているが側壁２４１は、垂直壁または任意の他の好適な形状でもよい。エッチングプロセス５００は、ドライエッチングプロセス、ウェットエッチングプロセスなどでもよい。パターン化されたマスク層４０は、例えば窒化ケイ素または酸窒化ケイ素などのフォトレジスト層またはハードマスク層でもよい。パターン化されたマスク層４０は、エッチングプロセス５００後、除去される。

図２ｇに示すように、トレンチ２３２をライニングし、ゲート誘電体層２４１に接するライナー２５０が形成される。ライナー２５０は、ゲート誘電体層２４１によって露出された基板の上面を覆っている。実施形態では、ライナー２５０は、例えば、熱酸化、ＵＶオゾン酸化などの酸化プロセスによって基板２１０を酸化することで形成される。他の実施形態では、ライナー２５０は、例えば化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）などの堆積プロセスによって形成されてもよい。ライナー２５０は、ゲート誘電体層２４１より薄い。いくつかの実施形態では、ライナー２５０は、約１００〜５００オングストローム（１００オングストローム以上から５００オングストローム以下の間）の厚さを有することができる。

図２ｈに示すように、ゲート電極２６０は、ゲート誘電体層２４１とライナー２５０の一部の上に形成される。ゲート電極２６０は、トレンチ２３２内に少なくとも一部延伸する。ゲート電極２６０は、金属、ポリシリコン、ケイ化タングステン（ＷＳｉ_２）、またはその組み合わせを含む材料で形成されることができる。ゲート電極２６０は、低圧化学気相成長（ＬＰＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）、他の好適なプロセス、またはその組み合わせなどのプロセスを用いて形成されることができる。ゲート電極２６０は、ゲート誘電体層２４１とライナー２５０間の高低差により段２６０ａを有する。本実施形態では、ゲート電極２６０はトレンチに共形的に（トレンチの形状に沿うように）形成されてもよく、これによりトレンチ２３２に対応した凹部２６２を提供する。他の実施形態では、ゲート電極２６０は、トレンチを実質的に充填することができ、図２ｉに示されるように、平坦な表面を有してもよい。

図２ｊに示すように、ソース領域２７０は、ボディ領域２１２に形成され、ドレイン領域２８０はドリフト領域２１４に形成される。ソース領域２７０とドレイン領域２８０は、従来技術に一般的に用いられるドーピングプロセス、例えばイオン注入プロセスによって形成されればよい。

例えば、層間誘電（ＩＬＤ：Ｉｎｔｅｒ−ＬａｙｅｒＤｉｅｌｅｃｔｒｉｃ）膜とソース／ドレイン電極（不図示）などの従来の半導体装置に一般的に確認される特徴は、半導体装置２００の形成を完成するために用いられる。このような特徴の形成は、当技術において周知のことであるため、ここでは詳細に述べない。

本実施形態は、トレンチ２３２に形成されたゲート電極２６０を有する半導体装置２００を提供する。本実施形態は、従来の半導体装置と比較して少なくとも以下の利点を提供する。第１に、トレンチ２３２内に延伸するゲート電極２６０は、半導体装置２００の低オン抵抗（Ｒｏｎ）へと導き、電流フローのためにより短いピッチＰ（図２ｊに図示）を提供する。第２に、ゲート電極２６０の設計により、ブレークダウン電圧レベルは、半導体装置２００のオン抵抗を低減しながら維持されることができる。

留意すべきは、図に描かれた半導体装置２００は、ゲート電極に形成された１つのトレンチと提供されることである。しかしながら、設計要件に応じて、ゲート電極のトレンチの数は、より短いピッチが提供されれば、１つ以上であることができる。

図３ａ〜３ｊは、本発明の他の実施形態に係る半導体装置３００を製造する段階的な手順を示しており、その中の図３ａ〜３ｃは、本発明の実施形態に基づく半導体装置３００のボディ領域と一対の拡散エクステンション領域の形成を示している。図３ａに示すように、第１の導電型を有する基板３１０が提供される。基板３１０は、例えばバルクシリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板などである。他の例として、基板３１０は、ホウ素ドープ基板などのｐ型の第１の導電型を有してもよい。また、基板２１０は、リンまたはヒ素基板などのｎ型の第１の導電型を有してもよい任意の他の好適な基板、例えば化合物半導体基板、または多層基板なども用いられる。

図３ｂに示すように、複数の絶縁構造３３０、３３０ａ、および３３０ｂが形成される。絶縁構造３３０の一部は、拡散エクステンション領域３１４ｂ内に延伸される。本実施形態では、絶縁構造３３０、３３０ａ、および３３０ｂは、シャロートレンチアイソレーション（ＳＴＩ）である。ＳＴＩを形成する従来のプロセスがＳＴＩ２３０を形成するのに用いられ、図では詳細に示されない。前記プロセスは、基板３１０上に第１の絶縁層（例えば、酸化ケイ素（ＳｉＯ_ｘ））および第２の絶縁層（例えば、窒化ケイ素（ＳｉＮ_ｘ））を順次に形成するステップ、第１と第２絶縁層および基板３１０を選択的にエッチングし、基板３１０にトレンチ３３２を形成するステップ、トレンチの表面または側壁に窒素（例えば、酸窒化ケイ素（Ｓｉ_ｘＯ_ｙＮ_ｚ））をリッチ状態とするライナーを形成するステップ、基板３１０の表面に充填材（隙間を埋める充填材であり、例えば、二酸化ケイ素、またはホウリンケイ酸ガラス）を堆積させ、トレンチを充填するステップ、充填材にアニールプロセスを施すプロセス、および基板２１０を平坦化して（例えば化学機械研磨（ＣＭＰ）などの従来の方法によって）、トレンチの充填材の部分が基板の上面と同じ高さになるように余分な間隙充填膜を除去するステップを含む。注意するのは、上述のプロセスは、一例であり、これらに制限されるものではない。

図３ｃに示すように、パターン化されたマスク層２０が基板２１０上に形成され、所定のエクステンション領域を露出させる。パターン化されたマスク層２０は、例えば窒化ケイ素または酸窒化ケイ素などのフォトレジスト層またはハードマスク層でもよい。ドーピングプロセス３００は、第２の導電型を有するドーパントを半導体基板３１０内に選択的にドープし、一対の拡散エクステンション領域３１４ａ、３１４ｂを規定する。第２の導電型は、第１の導電型と異なり、一対の拡散エクステンション領域３１４ａ、３１４ｂの部分の導電型に相当する。また第１の導電型は後述するボディ領域３１２の部分の導電型に相当する。パターン化されたマスク層２０は、拡散エクステンション領域３１４ａと３１４ｂが形成された後、除去される。拡散エクステンション領域３１４ａと３１４ｂが形成された後、図３ｄに示すように、ドーピングプロセス４００が実行され、第１の導電型のドーパントを半導体基板３１０の所定の領域内に注入し、図３ｄに示すように、ボディ領域３１２を規定する。これにより、一対の拡散エクステンション領域３１４ａ、３１４ｂは、ボディ領域３１２の上面からボディ領域内３１２に延伸する。例示的な実施形態として、基板３１０のドーパントの濃度は、ボディ領域３１２のドーパントの濃度より大きい。例えば、ボディ領域３１２がｐ型の時、基板３１０は、重ドープのｐ型（Ｐ＋）である。

図３ｄに示されたステップの後、図３ｅに表されるように、誘電体層３４０は基板３１０上に形成される。誘電体層３４０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、高誘電率誘電体（ｈｉｇｈ−ｋｄｉｅｌｅｃｔｒｉｃ）、ゲート誘電体用の他の好適な誘電材料、またはその組み合わせを含む。高誘電率誘電体は、例えば、Ｌｉ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｓｃ、Ｙ、Ｚｒ、Ｈｆ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、およびその混合物の酸化物の金属酸化物を含むことができる。誘電体層３４０は、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、熱酸化、ＵＶオゾン酸化、またはその組み合わせなどの当技術分野で公知の通常のプロセスによって形成されることができる。誘電体層３４０は、約２０００オングストロームから１００００オングストローム（２０００オングストローム以上から１００００オングストローム以下の間）の厚さを有することができる。

図３ｆに示すように、エッチングプロセス５００は、パターン化されたマスク層を用いて絶縁構造３３０を除去し、トレンチ３３２を形成し、且つ誘電体層３４０の一部を除去し、トレンチ２３２に隣接してゲート誘電体層３４１を形成する。ゲート誘電体層３４１は、少なくとも１つのその端（側壁）に形成された傾斜側壁３４１ａを有する。図３ｆは、傾斜側壁を示しているが、留意すべきは、側壁３４１ａは、垂直壁または任意の他の形状でもよい。いくつかの実施形態では、エッチングプロセス５００は、ドライエッチングプロセス、ウェットエッチングプロセスなどでもよい。パターン化されたマスク層４０は、例えば窒化ケイ素または酸窒化ケイ素などのフォトレジスト層またはハードマスク層でもよい。パターン化されたマスク層４０は、エッチングプロセス５００後、除去される。

図３ｇに示すように、トレンチ３３２をライニングし、ゲート誘電体層３４１に接するライナー３５０が形成される。ライナー３５０は、ゲート誘電体層３４１によって露出された基板の上面を覆っている。実施形態では、ライナー３５０は、例えば、熱酸化、ＵＶオゾン酸化などの酸化プロセスによって基板３１０を酸化することで形成される。他の実施形態では、ライナー３５０は、例えば化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）などの堆積プロセスによって形成されてもよい。ライナー３５０は、ゲート誘電体層３４１より薄いことができる。いくつかの実施形態では、ライナー３５０は、約１００〜５００オングストローム（１００オングストローム以上から５００オングストローム以下の間）の厚さを有することができる。

図３ｈに示すように、ゲート電極３６０は、ゲート誘電体層３４１とライナー３５０の一部の上に形成される。ゲート電極３６０は、トレンチ３３２内に少なくとも一部延伸する。ゲート電極３６０は、金属、ポリシリコン、ケイ化タングステン（ＷＳｉ_２）、またはその組み合わせを含む材料で形成されることができる。ゲート電極３６０は、低圧化学気相成長（ＬＰＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）、他の好適なプロセス、またはその組み合わせなどのプロセスを用いて形成されることができる。ゲート電極３６０は、ゲート誘電体層３４１とライナー３５０間の高低差により段３６０ａを有する。本実施形態では、ゲート電極３６０はトレンチに共形的に形成されてもよく、これによりトレンチ３３２に対応した凹部２６２を提供する。他の実施形態では、ゲート電極３６０は、トレンチ３３２を実質的に充填することができ、図３ｉに示されるように、平坦な表面を有してもよい。

図３ｊに示すように、ソース領域３７０は、拡散エクステンション領域３１４ｂに形成され、ドレイン領域３８０は拡散エクステンション領域３１４ａに形成される。ソース領域２７０とドレイン領域２８０は、従来技術に一般的に用いられるドーピングプロセス、例えばイオン注入プロセスによって形成されればよい。

例えば、層間誘電（ＩＬＤ）膜とソース／ドレイン電極（不図示）などの従来の半導体装置に一般的に確認される特徴は、半導体装置３００の形成を完成するために用いられる。このような特徴の形成は、当技術において周知のことであるため、ここでは詳細に述べない。

本実施形態は、二重拡散半導体装置３００のトレンチ３３２に形成されたゲート電極３６０を提供する。トレンチ内に延伸するゲート電極３６０は、半導体装置のブレークダウン電圧値を維持しながら、半導体装置の低オン抵抗（Ｒｏｎ）へと導き、電流フローのためにより短いピッチを提供する。

本実施形態は、特定の半導体装置を示しているが、絶縁構造に延伸するゲート電極は、他の半導体装置、例えばＭＯＳＦＥＴ、ＥＤＭＯＳなどに用いられてもよい。

この発明は実施例の方法及び好ましい実施の形態の観点で記述されているが、この発明がこれらの実施の形態を限定するものではなく種々の変更および同様の変形を施してもよい。

１００…半導体装置
１１０、２１０、３１０…基板
１１２、２１２、３１２…ボディ領域
１１４、２１４…ドリフト領域
１３０…シャロートレンチアイソレーション（ＳＴＩ）
１５０…ソース領域
１６０…ドレイン領域
１７０…ゲート誘電体層
１８０、２６０、３６０…ゲート電極
２１０…基板
２３０、２３０ａ、２３０ｂ、３３０、３３０ａ、３３０ｂ…絶縁構造
２３２、３３２…トレンチ
２０、３０、４０…マスク層
３００、４００…ドーピングプロセス
５００…エッチングプロセス
２４０…誘電体層
２４１、３４１…ゲート誘電体層
２４１ａ、３４１ａ…傾斜側壁
２５０、３５０…ライナー
２６２…凹部
２６０ａ、３６０ａ…段
２７０、３７０…ソース領域
２８０…ドレイン領域
３１４ａ、３１４ｂ…拡散エクステンション領域

Claims

第２の導電型と相対する第１の導電型を有するボディ領域、前記ボディ領域に形成されたソース領域、前記ボディ領域に隣接し前記第２の導電型を有するドリフト領域、及び、前記ドリフト領域に形成されたドレイン領域を有する基板と、
前記ボディ領域と前記ドリフト領域の間に形成されたトレンチと、
前記トレンチに隣接して配置されたゲート誘電体層と、
前記トレンチをライニングし、前記ゲート誘電体層に接するライナーと、
前記ゲート誘電体層上に形成され、前記トレンチに延伸するゲート電極を含み、
前記ゲート電極は、前記ゲート誘電体層と前記ライナー間の高低差により形成される段を有する
半導体装置。
前記ライナーは、前記ゲート誘電体層より薄い請求項１に記載の半導体装置。
前記ライナーは、１００〜５００オングストロームの間の厚さを有する請求項１または２のいずれか一項に記載の半導体装置。
前記ゲート誘電体層は、２０００〜１００００オングストロームの間の厚さを有する請求項１〜３のいずれか一項に記載の半導体装置。
前記ゲート電極は前記トレンチに共形的に形成される請求項１〜４のいずれか一項に記載の半導体装置。
前記ゲート電極は、前記トレンチを完全に充填し、前記トレンチ上に平坦な表面を形成する請求項１〜４のいずれか一項に記載の半導体装置。
前記ゲート電極は、金属、ポリシリコン、金属シリサイド、またはその組み合わせを含む請求項１〜６のいずれか一項に記載の半導体装置。
第１の導電型を有するボディ領域が形成された基板と、
前記ボディ領域の上面から前記ボディ領域内に延伸し、前記第１の導電型に相反する第２の導電型を有する一対の拡散エクステンション領域と、
前記一対の拡散エクステンション領域のうち一方の拡散エクステンション領域に形成されたソース領域と、
前記一対の拡散エクステンション領域のうち他方の拡散エクステンション領域に形成されたドレイン領域と、
前記一方の拡散エクステンション領域に形成され、前記一対の拡散エクステンション領域の間の前記ボディ領域の一部内に延伸したトレンチと、
前記トレンチに隣接して配置されたゲート誘電体層と、
前記トレンチをライニングし、前記ゲート誘電体層に接するライナーと、
前記ゲート誘電体層上に形成され、前記トレンチに延伸するゲート電極を含み、
前記ゲート電極は、前記ゲート誘電体層と前記ライナー間の高低差により形成される段を有する
半導体装置。
半導体装置を形成する方法であって、
第１の導電型を有する基板を提供するステップ、
前記第１の導電型を有するボディ領域を前記基板に形成するステップ、
前記ボディ領域に隣接した、前記第１の導電型に相反する第２の導電型を有するドリフト領域を前記基板に形成するステップ、
前記ボディ領域とドリフト領域の間の前記基板にシャロートレンチアイソレーション（以下、ＳＴＩを称す）を形成するステップ、
前記基板上に誘電体層を形成するステップ、
前記ＳＴＩと前記誘電体層の一部を除去し、トレンチと前記トレンチに隣接するゲート誘電体層をそれぞれ形成するステップ、
前記トレンチをライニングし、前記ゲート誘電体層に接するライナーを形成するステップ、
前記ゲート誘電体層上で前記トレンチ内に延伸するゲート電極を形成するステップ、および、
前記ボディ領域にソース領域を形成し前記ドリフト領域にドレイン領域を形成するステップを含む方法。
前記ライナーは、前記ゲート誘電体層より薄い請求項９に記載の方法。
前記ゲート電極は前記トレンチに共形的に形成される請求項９又は１０に記載の方法。
前記ゲート電極は、前記トレンチを完全に充填し、前記トレンチ上に平坦な表面を形成する請求項９又は１０に記載の方法。
前記ゲート電極は、金属、ポリシリコン、金属シリサイド、またはその組み合わせを含む請求項９〜１２のいずれか一項に記載の方法。
半導体装置を形成する方法であって、
第１の導電型を有する基板を提供するステップ、
前記第１の導電型を有するボディ領域を前記基板に形成するステップ、
前記第１の導電型に相反する第２の導電型を有する一対の拡散エクステンション領域を前記ボディ領域に形成するステップ、
前記一対の拡散エクステンション領域のうち一方の拡散エクステンション領域内から、前記一対の拡散エクステンション領域の間の前記ボディ領域の一部内に延伸するシャロートレンチアイソレーション（以下、ＳＴＩと称す）を形成するステップ、
前記基板上に誘電体層を形成するステップ、
前記ＳＴＩと前記誘電体層の一部を除去し、トレンチと前記トレンチに隣接するゲート誘電体層をそれぞれ形成するステップ、
前記トレンチをライニングし、前記ゲート誘電体層に接するライナーを形成するステップ、
前記ゲート誘電体層上で、前記トレンチ内に延伸するゲート電極を形成するステップ、及び、
前記拡散エクステンション領域にソース領域を形成し、且つ前記拡散エクステンション領域のもう１つにドレイン領域を形成するステップを含み、
前記ゲート電極は、前記ゲート誘電体層と前記ライナー間の高低差により形成される段を有する
方法。