TW201533905A - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明提供一種半導體裝置。半導體裝置包括一基板，其具有一隔離區及由隔離區所定義的一主動區。至少一溝槽，形成於主動區內，且沿一第一方向延伸。一閘極層，設置於主動區上且沿一第二方向延伸，而順應性填入至少一溝槽的側壁及底部上。本發明亦揭示一種半導體裝置的製造方法。

Description

半導體裝置及其製造方法

本發明係有關一種半導體技術，且特別有關一種半導體裝置及其製造方法。

隨著積體電路不同世代的演進，為使元件的運算效率提升，改進元件驅動電流是業界持續追求的目標。而當元件尺寸微縮至130nm或更小時，特別是65nm或是更小的尺寸，傳統上藉由縮短閘極通道長度和增加閘極氧化層電容等改進元件電流的手段將變得更難以實施。

根據半導體元件物理，金氧半場效電晶體(MOSFET)的驅動電流正比於閘極通道寬度。因此，增加閘極層在通道寬度方向的長度值亦是提升元件驅動電流的手段之一。然而，增加閘極層在通道寬度方向的長度值會佔用過多晶片面積，而不利於晶片進一步微縮。

因此，目前業界需要新穎的半導體裝置製造方法，以有效提升元件驅動電流。

本發明之實施例係揭示一種半導體裝置，包括：一基板，其具有一隔離區及由隔離區所定義的一主動區；至少一溝槽，形成於主動區內，且沿一第一方向延伸；以及一閘極 層，設置於主動區上且沿一第二方向延伸，而順應性填入溝槽的側壁及底部上。

本發明之另一實施例係揭示一種半導體裝置的製造方法，包括：提供一基板；於基板內形成複數個第一溝槽，其中第一溝槽構成一隔離區且於基板中定義出一主動區；於主動區內形成至少一第二溝槽，其沿一第一方向延伸；於第一溝槽內填入一絕緣材料；以及於主動區上形成一閘極層，其中閘極層沿一第二方向延伸，且填入第二溝槽的側壁及底部上。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

10‧‧‧基板

11a、11b、11c、11d‧‧‧第一溝槽

11‧‧‧隔離區

12‧‧‧第二溝槽

13‧‧‧主動區

14‧‧‧絕緣材料

15‧‧‧閘極層

16‧‧‧閘極氧化層

50‧‧‧半導體裝置

100、200‧‧‧方向

1000、2000、3000、4000、5000‧‧‧步驟

第1圖為根據本發明一實施例之半導體裝置製造方法流程圖。

第2A至5A圖為根據本發明一實施例之半導體裝置製造方法的平面圖。

第2B-5B圖分別為沿著第2A-5A圖中線段A-A’方向的剖面示意圖

以下說明本發明實施例之半導體裝置及其製造方法。然而，可輕易瞭解本發明所提供之實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。在圖式中，實施例之形狀或是厚度可擴大或簡化，以求清楚表示。 再者，圖式中未繪示或描述之部件，為所屬技術領域中具有通常知識者所習知的形式。

請參照第5A及5B圖，其中第5A圖為根據本發明實 施例之半導體裝置平面圖，而第5B圖為沿著第5A圖之線段A-A’方向的剖面示意圖。在本實施例中，半導體裝置50可包括低壓(low voltage)元件或高壓(high voltage)元件。舉例來說，半導體裝置50為功率元件，其可包括垂直式雙擴散金氧半電晶體(vertical double diffused MOSFET,VDMOS)或橫向式雙擴散金氧半電晶體(lateral diffused MOSFET,LDMOS)。

半導體裝置50包括一基板10，其具有一隔離區11 及由隔離區11所定義的一主動區13。在一實施例中，隔離區11為由填有絕緣材料14的第一溝槽11a-11d所構成的淺溝槽隔離結構(shallow trench isolation,STI)，但本發明不以此為限。在其他實施例中，隔離區11可為任何習知的隔離結構，例如區域氧化隔離結構(LOCal Oxidation of Silicon,LOCOS)。

至少一第二溝槽12，其形成於主動區13的基板10 內且沿一第一方向100延伸。在本實施例中，半導體裝置50可包括兩個第二溝槽12，如第5A-5B圖所示，但本發明不以此為限。在其他實施例中，半導體裝置50可包括更少或更多個第二溝槽12。相較於作為隔離區11的第一溝槽11a-11d，第二溝槽12內並未填有絕緣材料14。此外，第二溝槽12的延伸方向(即，第一方向100)可平行或不平行於第一溝槽11a及11c的延伸方向。

在本實施例中，第二溝槽12的深寬比(aspect ratio) 介於0.3-0.8之間。舉例來說，第二溝槽12的深度範圍可介於3000-4000Å之間，且第二溝槽12寬度範圍可介於5000-10000Å之間。

一閘極層15，其設置於主動區13的基板10上且沿 著一第二方向200延伸，而順應性填入溝槽12的側壁及底部上。在本實施例中，閘極層15包括金屬、單晶矽、多晶矽、上述組合或任何適當的導電材料。在本實施例中，閘極層15的厚度大於800Å，藉此可避免閘極層15受到來自第二溝槽12角落處的應力影響而破裂。

一閘極氧化層16，其設置於基板10與閘極層15之 間。在本實施例中，閘極氧化層16可包括SiO₂、TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂、上述組合或任何適合的介電材料，其厚度範圍介於30Å至1000Å之間。

在本實施例中，第二溝槽12的延伸方向(即，第一 方向100)不同於閘極層15的延伸方向(即，第二方向200)。舉例來說，第二方向200垂直於第一方向100。

根據上述實施例，藉由在主動區13中沿第一方向 100形成第二溝槽12，並使沿著第二方向200延伸的閘極層15順應性填入第二溝槽12內，半導體裝置的閘極通道寬度可進一步增加，且主動區13仍可維持原先的設計尺寸。據此，可在維持相同晶片尺寸的前提下，有效提升半導體裝置的驅動電流。

以下說明根據本發明一實施例之半導體裝置製造 方法。第1圖為根據本發明一實施例之半導體裝置製造方法流程圖。第2A-5A圖為根據本發明一實施例之半導體裝置製造方 法的上視示意圖。第2B-5B圖為沿著第2A-5A圖中線段A-A’方向的剖面示意圖。

請參照第1及2A-2B圖，本發明實施例之半導體裝 置製造方法的起始步驟1000為提供一基板10。基板10可包括塊體(bulk)基板、磊晶基板或絕緣層上覆矽(silicon-on-insulator,SOI)基板。在一實施例中，基板10包括元素半導體，如結晶結構的矽或鍺，或是化合物半導體，如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦。在一實施例中，基板10可為p型基板或n型基板，其取決於半導體裝置設計需求。

請再參照第1及2A-2B圖，進行半導體裝置的製造 方法的步驟2000，於基板10內形成複數個第一溝槽11a-11d與至少一第二溝槽12，其中第一溝槽11a-11d構成一隔離區11且於基板10中定義出一主動區13，而第二溝槽12位於主動區13內且沿一第一方向100延伸。在本實施例中，可於基板10內形成兩個第二溝槽12，如第2A-2B圖所示，但本發明不以此為限。在其他實施例中，基板10內可形成更少或更多個第二溝槽12。在本實施例中，第二溝槽12的延伸方向(即，第一方向100)可平行或不平行於第一溝槽11a及11c的延伸方向。

第一溝槽11a-11d及第二溝槽12可透過標準的微影 及蝕刻製程來形成，此為本領域具有通常知識者所習知，在此不加以贅述。在本實施例中，第一溝槽11a-11d與第二溝槽12可透過同一微影及蝕刻製程而同時形成。因此，第一溝槽11a-11d與第二溝槽12可具有相同的深度。在另一實施例中，第一溝槽11a-11d與第二溝槽12可透過不同的微影及蝕刻製程而 個別形成。因此，第一溝槽11a-11d與第二溝槽12可具有相同或不相同的深度。

在本實施例中，第二溝槽12的深度範圍介於 3000-4000Å之間，且第二溝槽12寬度範圍介於5000-10000Å之間。亦即，第二溝槽12的深寬比介於0.3-0.8之間。

在一實施例中，第二溝槽12可延伸至隔離區11(例如，第一溝槽11b及11d)。

在一實施例中，可於第一溝槽11a-11d及/或第二溝槽12的側壁與底部順應性形成一襯墊層(liner layer)(未繪示)，藉此可修補第一溝槽11a-11d及/或第二溝槽12的側壁及底部因蝕刻製程所產生的缺陷。襯墊層包括氧化矽、氮化矽、氮氧化矽或任何適當的絕緣材料，其可透過如熱氧化法、化學氣相沉積法、物理氣相沉積或任何適當的方法形成。

在一實施例中，上述第一溝槽11a-11d及第二溝槽12的製造過程包括實施一角落圓化(corner rounding)步驟，藉此可緩和溝槽角落處的應力集中。

請參照第1及3A-3B圖，進行半導體裝置的製造方法的步驟3000，於第一溝槽11a-11d及第二溝槽12內填入一絕緣材料14。在本實施例中，絕緣材料14包括氧化矽、氮化矽、氮氧化矽、摻氟的矽玻璃(fluoride-doped silicate glass,FSG)、高密度電漿氧化物(high density plasma oxide,HDP oxide)及/或任何習知用於隔離結構的材料。在本實施例中，絕緣材料14可透過化學氣相沉積法、旋轉塗佈法(spin-on coating)或任何適當的沉積方式來形成。

在一實施例中，可於基板10上毯覆性形成絕緣材 料14，以使其填滿第一溝槽11a-11d及第二溝槽12。接著，可對絕緣材料14實施一平坦化製程，以去除基板10上方多餘的絕緣材料14並露出基板10表面。上述平坦化製程包括物理研磨或化學機械研磨(chemical mechanical polish,CMP)。

請參照第1及4A-4B圖，進行半導體裝置的製造方 法的步驟4000，去除第二溝槽12內的絕緣材料14。在本實施例中，可透過乾蝕刻或溼蝕刻製程去除第二溝槽內的絕緣材料14。

參照第1及5A-5B圖，進行半導體裝置的製造方法 的步驟5000，於主動區13的基板10上形成一閘極層15，其中閘極層15沿一第二方向200延伸，而順應性填入第二溝槽12的側壁及底部上。在本實施例中，閘極層15包括金屬、單晶矽、多晶矽或任何適當的導電材料。在本實施例中，閘極層15可透過物理氣相沉積法、化學氣相沉積法、原子層沉積法或任何適當的沉積方法來形成。在一實施例中，閘極層15的厚度大於800Å，藉此可避免閘極層15受到來自第二溝槽12角落處的應力影響而破裂。

在本實施例中，第二溝槽12的延伸方向(即，第一 方向100)不同於閘極層15的延伸方向(即，第二方向200)。舉例來說，第二方向200垂直於第一方向100。

請再參照第5A-5B圖，在本實施例中，閘極層15與 基板10之間可形成有一閘極氧化層16。閘極氧化層16可包括SiO₂、TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂、上述組 合或任何適合的介電材料。在本實施例中，閘極氧化層16可透過熱氧化法、化學氣相沉積法、原子層沉積法或任何適當的方法來形成，且其厚度範圍可介於30Å至1000Å之間。

在本實施例中，可在閘極層15兩側的主動區13的 基板10中分別形成一源極/汲極區(未繪示)。源極/汲極區可例如為一n型或p型摻雜區，其製造方法為本領域具有通常知識者所習知，在此不加以贅述。

以上揭示根據本發明一實施例的半導體裝置製造 方法。然而，可理解的是本發明的半導體裝置並不侷限以上述方法製造。舉例來說，可先形成第一溝槽11a-11d，並在第一溝槽11a-11d內填入絕緣材料14之後，再接著形成第二溝槽12。在此實施例中，無需實施去除第二溝槽12內的絕緣材料14的步驟。

另外，在上述實施例中，隔離區11係由第一溝槽 11a-11d所構成，其可包括淺溝槽隔離結構，但本發明不以此為限。在其他實施例中，隔離區11可為任何習知的隔離結構，例如區域氧化隔離結構。在此實施例中，區域氧化隔離結構與第二溝槽12可在不同的製造階段個別形成。區域氧化隔離結構的製造方法為本領域具有通常知識者所習知，在此不加以贅述。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明。任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

11a、11b、11c、11d‧‧‧第一溝槽

11‧‧‧隔離區

12‧‧‧第二溝槽

13‧‧‧主動區

14‧‧‧絕緣材料

15‧‧‧閘極層

50‧‧‧半導體裝置

100‧‧‧第一方向

200‧‧‧第二方向

Claims (21)

1. 一種半導體裝置，包括：一基板，其具有一隔離區及由該隔離區所定義的一主動區；至少一溝槽，形成於該主動區內，且沿一第一方向延伸；以及一閘極層，設置於該主動區上且沿一第二方向延伸，而順應性填入該至少一溝槽的側壁及底部上。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第二方向垂直於該第一方向。
3. 如申請專利範圍第1項所述之半導體裝置，其中該至少一溝槽延伸至該隔離區。
4. 如申請專利範圍第1項所述之半導體裝置，其中該至少一溝槽的深寬比(aspect ratio)介於0.3-0.8之間。
5. 如申請專利範圍第1項所述之半導體裝置，其中該閘極層的厚度大於800Å。
6. 如申請專利範圍第1項所述之半導體裝置，其中該隔離區為淺溝槽隔離結構。
7. 如申請專利範圍第1項所述之半導體裝置，更包括一閘極氧化層，位於該基板與該閘極層之間。
8. 如申請專利範圍第7項所述之半導體裝置，其中該閘極氧化層包括SiO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2或上述組合。
9. 如申請專利範圍第7項所述之半導體裝置，其中該閘極氧化層的厚度介於30Å至1000Å之間。
10. 如申請專利範圍第1項所述之半導體裝置，其中該閘極層包括金屬、單晶矽、多晶矽或上述組合。
11. 一種半導體裝置的製造方法，包括：提供一基板；於該基板內形成複數個第一溝槽，其中該些第一溝槽構成一隔離區且於該基板中定義出一主動區；於該主動區內形成至少一第二溝槽，其沿一第一方向延伸；於該些第一溝槽內填入一絕緣材料；以及於該主動區上形成一閘極層，其中該閘極層沿一第二方向延伸，且填入該至少一第二溝槽的側壁及底部上。
12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該第二方向垂直於該第一方向。
13. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該至少一第二溝槽延伸至該隔離區。
14. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該至少一第二溝槽的深寬比(aspect ratio)介於0.3-0.8之間。
15. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該閘極層的厚度大於800Å。
16. 如申請專利範圍第11項所述之半導體裝置的製造方法，更包括在該些第一溝槽內填入該絕緣材料的同時，於該至少一第二溝槽內填入該絕緣材料。
17. 如申請專利範圍第16項所述之半導體裝置的製造方法，更包括去除該至少一第二溝槽內的該絕緣材料。
18. 如申請專利範圍第11項所述之半導體裝置的製造方法，更包括於該基板與該閘極層之間形成一閘極氧化層。
19. 如申請專利範圍第18項所述之半導體裝置的製造方法，其中該閘極氧化層包括SiO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2或上述組合。
20. 如申請專利範圍第18項所述之半導體裝置的製造方法，其中該閘極氧化層的厚度介於30Å至1000Å之間。
21. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該閘極層包括金屬、單晶矽、多晶矽或上述組合。