TWI512906B - 在基板窗區域上具有減少形貌的ｓｏｉ半導體裝置 - Google Patents

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Description

在基板窗區域上具有減少形貌的SOI半導體裝置
一般而言，本發明是有關積體電路，尤其是有關包括形成在基板的晶體材料中的如基板二極體的半導體元件的SOI半導體裝置。
積體電路的製造需要大量的如電晶體和其他類似物的電路元件，並且按照特定的線路佈局，形成在給定的晶片區域上。一般而言，目前實施有多個製程技術，其中用於例如微處理器、存儲晶片、專用積體電路(application specific ICs，簡稱ASICs)和其他類似物的複雜電路，考慮到運行速度和/或功耗和/或成本效益，CMOS技術由於優越的特性，是前途最有希望的方法之一。在採用CMOS技術製造複雜的積體電路時，數百萬個互補電晶體，即N通道電晶體(N-channel transistor)和P通道電晶體(P-channel transistor)，形成在包含結晶半導體層的基板上。MOS電晶體不論是N通道電晶體或P通道電晶體，包括所謂的PN接面，其是由高摻雜汲極和源極區的介面與設置在汲極區和源極區之間的反向或微弱摻雜通道區形成。通道區的電導率(conductivity)，即導電通道的驅動電流能力，是由形成在通道區上並且由薄絕緣層隔開的閘極電極控制。由於閘極電極施以適當的控制電壓，所以在形成導電通道後，通道區的電導率尤其是取決於源極和汲極區之間的距離，這也被稱為通道長度。因此，減少特徵尺寸，特別是，場效應電晶體的閘極長度，已成為重要的設計標準。
鑒於進一步提高電晶體的性能，除了其他優點外，由於減少了PN接面的寄生電容的特點，從而允許比塊狀電晶體(bulk transistors)更高的開關速度(switching speed)，使得絕緣體上覆半導體或矽(semiconductor-or silicon-on-insulator，簡稱SOI)架構用於製造MOS電晶體的重要性不斷增加。在SOI電晶體中，設置汲極和源極區以及通道區的半導體區，也被稱為體區(body)，是被介電質包封的(dielectrically encapsulated)。這種構造提供了顯著的優勢，但也産生了許多的問題。
舉例來說，如二極體等的半導體元件，由於某些裝置的要求，可能必須在基板材料中實現，從而需要適當區域的形成，其中必須曝露基板材料。任何這樣的區域可稱為基板窗，並且由於突出的表面形貌(pronounced surface topography)，可能影響進一步的處理。例如，由於電晶體顯著的熱産生，如微處理器等的高性能裝置的一個重要問題即是高效的裝置內部的溫度管理。由於埋入絕緣層造成的SOI裝置的減少的熱耗散能力，SOI裝置中的瞬間溫度的相應感測特別的重要。在通常的情況下，熱感測應用可能使用適當的二極體結構，其中二極體的特性可允許獲得在二極體結構附近的熱狀況的資訊。在二極體結構的基礎上獲得各自的測量資料的敏感性和準確性，顯著依賴於二極體的特性，即二極體的電流/電壓特性，這可能取決於溫度和其他參數。因此，熱感測應用通常希望能夠提供實質上“理想”的二極體特性，以便允許在半導體裝置內的溫度狀況的精確估計。在SOI裝置中，相應的二極體結構，即各自的PN接面，常形成在基板窗區域，即位在埋入絕緣層下面的基板材料中，上面形成了“主動”(active)半導體層，用於在其中形成電晶體元件。因此，至少需要有一些額外的處理步驟，例如，用以蝕刻通過半導體層、或相應的溝槽隔離區域，以及蝕刻通過埋入絕緣層，以曝露結晶基板材料。另一方面，通常將用於形成基板二極體的製程流程設計成表現出與用於形成如電晶體結構的實際電路元件的製程順序高度的相容性。
雖然在先進的SOI半導體裝置中提供基板二極體，是半導體裝置運行時獲得可靠的溫度資料之有前途希望的方法，但是由於裝置特徵，如電晶體和線等的不斷萎縮，傳統形成基板二極體的方法可能導致重大的產率損失，因此在相應的基板窗造成性能的損失。例如，在包括場效應電晶體的先進的半導體裝置中，閘極長度已達到約40奈米(nm)及以下的數值，從而提高封裝密度，並且還提供了單個電晶體的優越性能。同樣，佈線網路(wiring network)，亦即結合適當的接觸層(contact level)的金屬化系統，必須妥善應用在先進半導體裝置的裝置層中的提高的封裝密度，從而也需要減少橫向尺寸的接觸元件和金屬特徵。同時，各種金屬化層的厚度或高度可能要減少，以符合減少的橫向尺寸。在接觸層的製造期間，即在其中形成連接到以半導體為基礎的電路元件的接觸區的電介質材料和相應的接觸元件，以及在複雜的金屬化系統的金屬化層的製造期間，必須採用許多非常複雜的製程，例如光刻製程、沈積和圖案化製程，可能對特定製造階段考慮的半導體裝置的整體的表面形貌非常敏感。特別是，在拋光製程的基礎上，任何材料的去除過程已確定在形成接觸元件和金屬化層時，會造成重大的不平整，參考第1圖，將進行更詳細的描述。
第1圖示意性說明半導體裝置100的橫截面圖，其代表SOI裝置100包括基板101、埋入絕緣層103和以矽為基礎的半導體層104。基板101可代表矽基板，因此包括結晶基板材料102，其上形成埋入絕緣層103，這通常是由二氧化矽組成。如圖所示，在特定的裝置區域110A中，埋入絕緣材料103和半導體層104至少部分被去除，以便在結晶基板材料102內的裝置區域110A中，提供任何的電路元件。如前所述，裝置區域110A也可稱為基板窗，並且經常用於實現裝置區域110A內的結晶基板材料102之中及之上的多數個基板二極體150。另一方面，裝置區域110B包括半導體層104，在其中及其上形成電路元件，例如先進的電晶體等，其中，為了方便，單個電晶體元件160繪示於第1圖。
如上所述，在先進的應用中，電晶體160可包括閘極長度大約40奈米(nm)及以下的閘極電極結構161。此外，電晶體160包括汲極和源極區162，其中至少其較深的區域具有大致相同的配置，即摻雜劑濃度，如基板二極體150的高摻雜區152，然而，其中摻雜區152形成在裝置區域110A內的晶體基板材料102中所設置的適當的摻雜阱區102W內。同樣，基板二極體150可進一步包括高摻雜區153，與電晶體160相比，其具有與逆導型(inverse conductivity type)電晶體元件的任何汲極和源極區相類似的配置。為了方便起見，任何此類的電晶體不繪示於第1圖。在繪示的例子中，電晶體160可代表N通道電晶體，因此，汲極和源極區162和高摻雜區152代表N摻雜區。在阱區102W中結合N型摻雜，區152可代表基板二極體150的陰極。另一方面，P摻雜區153可形成具有N型阱區102W的PN接面102P，因此可作為基板二極體150的陽極。此外，如繪示，由於減少電路元件160和150的接觸電阻率，金屬矽化物區164和151分別可提供在如以鎳矽化物及其類似物為形式的高摻雜區162，152，153。陰極側，即區152，以及陽極側，即區153，在每一個基板二極體150內被部分阱區102W隔開，其上提供部分的埋入絕緣層103和半導體層104，以103D，104D表示。依整體製程策略的不同，額外的材料，如閘極電介質材料，和電極材料，如多晶矽等等，可形成在部分104D上。應能進一步理解的，在其他情況下，部分104D可代表絕緣材料，即通常形成在半導體層104中，以橫向界定相應的主動區或半導體區的剩餘隔離結構，在其內及其上形成如電晶體160等的電路元件。為了方便起見，任何此類的隔離結構不繪示於第1圖。在裝置層上，即半導體層104和其內及其上形成的任何電路元件，如電晶體160，以及裝置區域110A內的基板二極體150上，提供接觸層120，可被視為用於連接電路元件160，150與金屬化系統的介面，為了方便說明，其中繪示第一金屬化層130。接觸層120包括一個或多個適當的電介質材料，如層121結合層122，例如，分別為氮化矽和二氧化矽的形式。此外，接觸層120包括接觸元件123A，123B，其一方面連接到摻雜半導體區152，153，另一方面連接到層104中的如汲極和源極區162的摻雜半導體區。接觸元件123A，123B以適當的導電材料的形式提供，如鎢，鋁等等，可能結合適當的導電阻擋層材料，如氮化鈦，鈦等等。
金屬化層130包括任何適當的電介質材料，如低K電介質材料，可理解的是，具有介電常數為3.0或更少的電介質材料，並結合任何其他材料，如蝕刻終止層(未繪示)等等。此外，金屬線133a提供於電介質材料131中，用以連接到裝置區域110A內的接觸元件123A，而金屬線133B連接到裝置區域110B內的接觸元件123B。金屬線133A，133B通常由銅結合如鉭，氮化鉭等等的適當的導電阻擋層材料所組成。
如第1圖所繪示的半導體裝置100，可透過以下的製程策略為基礎形成。裝置區域110A內的結晶基板材料102的阱區102W可於任何適當的製造階段(即在半導體層104中形成相應的主動區後)透過執行遮罩植入製程而形成。為此，執行高能量植入製程，以通過層104和103植入區102W的阱摻雜劑種(well dopant species)，並進入到結晶基板材料102。在其他情況下，可透過提供適當的蝕刻遮罩而蝕刻通過層104，103，以先形成基板窗110A，從而曝露裝置區域110A內的部分基板材料102，同時保留部分104D，103D。在其他情況下，在相應的閘極電極結構(如電晶體160的閘極電極結構161)形成後，可執行用於曝露在區域110A內的部分材料102的相應的蝕刻製程。此後，執行任何適當的製程，以完成電晶體160，從而進行用於形成N型和P型電晶體的汲極和源極區162的適當的植入製程，從而也應用形成基板二極體150的高摻雜區152和153的適當的遮罩機制。在用於活化摻雜劑和再結晶離子植入導致的損害的任何退火製程後，也開始摻雜劑的擴散，如果需要的話，金屬矽化物區164，151可共通地形成在電晶體160和基板二極體150中。因此，電路元件160和150可在大致相同的製程順序的基礎上形成，從而提供非常有效的整體生產流程，然而，在裝置區域110A和110B之間的高度水平產生顯著的差異。高度水平的差異造成的突出表面形貌可能反過來導致裝置100進一步處理時的重大不平整。即，在沈積電介質材料或接觸層材料之後，在裝置區域110A和110B之間可能仍存在一定程度的高度差。也就是說，通常情況下，如氮化矽材料的材料121是在具有或多或少共形沈積行為(conformal deposition behavior)的電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，簡稱PECVD)技術的基礎上沈積。此後，例如，透過具有優越的填洞能力的沈積技術，例如高密度電漿CVD、次大氣壓(sub-atmospheric)CVD，沈積例如為二氧化矽之形式的材料122，從而提供區110A和110B之間一定程度的水平，然而，其中即使為了改善整體的表面形貌執行任何額外的拋光製程，高度水平之某些整體的差異可能依然存在。在提供電介質材料122後，應用先進的光刻製程，以形成適當的蝕刻遮罩，例如硬遮罩、阻劑遮罩(resist mask)等等的形式，這可在隨後的各向異性蝕刻順序的期間使用，用於蝕刻通過材料122和最終通過材料121進入到金屬矽化物區164，151。此後，將接觸開口填滿需要的導電材料，並可能結合與導電阻擋層材料結合，以及由化學機械拋光(chemical mechanical polishing，簡稱CMP)去除其任何多餘的材料，其中必須調整製程參數，以便在具有減少的整體高度水平的裝置區域110A中，也可靠地去除任何金屬殘留物。在包含約60奈米閘極長度的電晶體元件的裝置世代，考慮到高度水平的相應差(表示為110H)，而提供增加厚度的電介質材料122以一般地利用非共形沈積行為的優勢(並可能結合CMP製程的調平效應(leveling effect))，而在製程參數的基礎上進行接觸元件123A，123B的任何多餘材料的去除，其中達到高度的“碟形下陷”(dishing)情形，也就是說，比電介質材料122更優先的去除金屬。在這種方式下，接觸層多餘的金屬可有效地從裝置區域110A內去除，然而，其可能導致約60奈米甚至更高的水平差110H。此後，基於任何適當的製程策略，透過沈積電介質材料131形成金屬化層130，接著，基於先進的光刻製程，圖案化(patterning)材料131。其次，沈積任何適當的導電阻擋層材料(未繪示)，接著，沈積如銅等的實際填充材料。此後，透過適當的平坦化技術，如CMP，去除任何多餘的材料，從而也需要在裝置區域110A內去除導電材料，其可有不同的高度水平(110D)。因此，在裝置區域110A內可靠地去除任何金屬殘餘物後，會造成在裝置區域110B中的金屬化層130的厚度顯著減少，可能會因此導致其中所提供的任何金屬線133B的性能降低。
在進一步縮放(scaling)個別電路元件的尺寸後，也必須調整橫向特徵尺寸和一般金屬化層130的厚度。例如，在採用了40奈米及以下的閘極長度的技術中，金屬化層130的厚度可能是高度差110H或110D類似的量級，從而將導致在裝置區域110A內可靠地去除多餘的材料後，在裝置區域110B內的金屬化層130的厚度不可接受的減少。另一方面，由於如在接觸層中蝕刻深度普遍增加的顯著高度差異，在用於形成接觸元件123A，123B的複雜圖案化製程中可能出現顯著的變化，從而促成顯著的基板對基板(substrate-to-substrate)的變化，因此，進一步增加接觸層120的電介質材料122的厚度用以進一步減少高度差110H，未必是前途有望的選擇。因此，在公知的方法中，通常情況下，可採用折衷的CMP參數以及層120和130的厚度，然而，在完成相應的拋光製程後，存在任何金屬殘留物仍在裝置區域110A中的顯著可能性。在這種情況下，可能會產生金屬線133A之間的漏電路徑(leakage paths)或短路，從而至少減少基板二極體150的性能，或造成這些裝置的其中之一徹底的失敗。由於可靠的溫度資料極大地依賴於二極體的特性，可靠性的減少或基板二極體的性能的退化可能導致顯著的產量損失和/或半導體裝置100的功能縮減。
本發明是針對可避免或至少減少以上所指出的一個或多個問題的影響的各種方法。
為了提供本發明的一些態樣的基本瞭解，以下提出本發明的簡化概要。這概要不是本發明的徹底的縱覽。它不是要確定本發明的關鍵或重要元件或敘述本發明的範疇。其主要目的是用簡化的方式提出一些概念作為稍後討論更詳盡描述的序言。
一般而言，本發明提供的製造技術，其中基板二極體可與先前的製程策略高度相容，其中在形成半導體裝置的接觸層後，透過實施額外的平坦化製程，可減少在個別的二極體之間造成漏電路徑和短路的概率。為此，可採用適當的材料(如平坦化材料)或適當的電介質材料的平坦化效應(亦即減少所存在的表面形貌)，以執行至少一個額外的平坦化製程，從而在形成半導體裝置的金屬化系統後，提供優越的表面平整。在這種方式下，形成在裝置區域中的電晶體和在SOI裝置中的基板窗之間的高度水平差異可有效降低，從而避免在金屬化系統中不必要的材料損失。為此目的，如CMP製程的平坦化製程、蝕刻製程'或兩者的組合，可被執行為非遮罩製程，從而避免在先前技術中提出的任何額外的光刻製程。
在此披露的一個例示的方法是關於形成SOI半導體裝置。該方法包括曝露SOI裝置的部分結晶基板材料，和在結晶基板材料的曝露部分形成多數個電路元件。該方法還包括在SOI半導體裝置的半導體層中形成電晶體，其中，半導體層形成在結晶基板材料和埋入絕緣層上。該方法另包括在多數個電路元件和電晶體上形成電介質材料，和在電介質材料上形成平坦化材料。此外，平坦化電介質材料是使用平坦化材料。並且，該方法包括在平坦化的電介質材料中形成接觸元件，用以連接到電晶體和多數個電路元件。
在此披露的另一個例示的方法是關於形成SOI裝置。該方法包括透過去除在第一裝置區域中的半導體層和埋入絕緣層，曝露在半導體裝置的第一裝置區域中的結晶基板材料的一部分。該方法還包括在第一裝置區域形成基板二極體，其中基板二極體包括在部分的結晶基板材料中形成PN接面。此外，電路元件形成在第二個裝置區域的半導體層中，以及第一電介質材料形成在第一和第二裝置區域上。該方法還包括執行拋光製程，用以去除一部分的第一電介質材料，和在第一電介質材料上形成第二電介質材料。此外，該方法包括在第一和第二電介質材料的存在下，平坦化在第一和第二裝置區域上的表面形貌。
在此披露的又另一個例示的方法是包括共同形成在半導體裝置的半導體層中的電晶體的汲極和源極層和在部分的結晶基板材料中的PN接面，其中半導體層形成在埋入絕緣層上，而該埋入絕緣層則形成在結晶基板材料上。該方法還包括在電晶體和部分的結晶基板材料上形成電介質材料。此外，在電晶體和部分的結晶基板材料上的電介質材料上形成平坦化層。該方法還包括透過執行蝕刻製程減少表面形貌，以去除部分的電介質材料和平坦化層。
本發明的各種例示實施例將描述如下。為求清楚，並非所有實際實施方式的特徵均描述在此說明書中。當然應該瞭解的，在任何此種實際實施例的發展中，必須作出許多特定實施方式的決定，以達成開發人員的特定目標，例如遵從與系統有關及商業有關的限制條件，其將隨著實施方式的不同而不同。此外，應該瞭解的是，此種開發的努力可能是複雜且耗時的，然而，對在此技術領域中已受益於本發明的具有通常技藝的人士而言，這將是例行性的工作。
現在將參考附圖描述本發明的主要標的。各種結構、系統以及裝置均示意地繪製在附圖中，並且僅用於解釋的目的，以免模糊本發明中此技術領域具有通常知識人士已知的細節。然而，加入該等附圖是為了描述及解釋本發明的例示範例。在本文中所使用的文字及用辭應被理解及詮釋為與此技術領域具有通常知識人士所瞭解的文字及用辭一致的意義。沒有特殊定義的名詞或用辭，即不同於此技術領域具有通常知識人士所瞭解的一般及習慣的意義的定義，意味著是要與本文中使用的名詞或用辭一致。對名詞或用辭欲有特殊意義的情況，即不是此技術領域具有通常知識人士所瞭解的意義，此種特殊定義將用直接且不含糊地對該名詞或用辭提供特殊定義的定義方式在說明書中清楚提出。
一般而言，本文中所披露的標的提供了形成的電晶體元件，以及基板二極體形成在其中的裝置區域或基板窗，並且在形成SOI半導體裝置的接觸層後，裝置區域之間的高度水平差會明顯降低的製造技術，而不需要不適當的電介質材料的厚度，這可透過實施基於額外的電介質材料(如有機平坦化材料等)的平坦化製程實現，其中在形成金屬化系統的第一金屬化層後，蝕刻製程和/或抛光製程可提供優越的表面條件。在一些說明的實施例中，透過提供具有與中間層電介質材料相同蝕刻率的平坦化材料，和實施如電漿輔助蝕刻製程的蝕刻製程，可實現優越的裝置形貌，從而較佳地去除具有增加的高度水平的裝置區域上的中間層電介質材料的材料，因此有效地“平坦化”總體的表面形貌。在這方面，所謂的“平坦化”被理解為在沈積電介質材料後，降低基板窗和裝置區域之間的高度水平的差異，其包括相對於初始高度差至少有三分之一的電晶體元件。在其他說明的實施例中，除了提供有機平坦化材料之外，在第一抛光製程後，可另外提供任何其他適當的電介質材料，如中間層電介質材料的又另一層，其中優越的填縫能力可導致降低的表面形貌，可接著透過執行如上所述的抛光製程或蝕刻製程進一步減少。
在一些說明的實施例中，額外的電介質材料的平坦化可在閘極替換的方法期間施行，其中在該閘極替換的方法中，電晶體的部分閘極電極結構可由高導電電極金屬取代。在任何這種替代閘極的方法中，通常情況下，例如透過CMP曝露閘極電極結構的頂面，並且隨後的占位(placeholder)材料可由所需的材料取代。為此，通常情況下，高導電金屬，如鋁，可在去除占位材料和任何可被CMP去除的多餘材料後沈積，其中，在這種情況下，由於在進行閘極替換的方法後的優越的表面形貌，可大大避免基板二極體或任何其他電路元件上的基板窗中的任何不必要的漏電路徑。
因此，在如基板二極體的SOI裝置的結晶基板材料之中及之上形成的電路元件，可與傳統製程策略高度相容地形成，例如參考第1圖所述的，同時優越的表面形貌可導致漏電路徑和短路顯著的減少，而不需要在接觸層和/或隨後的第一金屬化層中額外的厚度。
參考第2a至2h圖，現在將更詳細的描述另一個實施例，其中如果需要，也可參考第1圖。
第2a圖示意性的說明依據本發明實施例的半導體裝置200的橫截面視圖，包括結合埋入絕緣材料203和半導體層204的基板201。如前所述，結合基板201、絕緣層203和半導體層204可稱為是SOI裝置，其中SOI配置可能不提供在一些裝置區域中，如裝置區域210A，如前所述，這也可稱為基板窗。另一方面，基板區210B可視為SOI區域，其中電路元件，如電晶體260，可形成在半導體層204之中及之上。另一方面，裝置區域210A中的層203和204可被至少部分的去除，從而至少在某些製造階段期間，曝露基板201的結晶基板材料202。基板材料202可包括適當的摻雜阱區202W，其中逆向摻雜的高摻雜區252，253可提供作為部分的電路元件250，這在一些說明的實施例中可代表基板二極體。在這種情況下，高摻雜區252，253的其中一個，如區253，可形成具有阱區202W的PN接面202P。此外，區252，253的摻雜劑的濃度和基本摻雜劑的輪廓，可能類似於在半導體層204中形成的電晶體的汲極和源極區的濃度和輪廓。例如，在實施例中所示，電晶體260的汲極和源極區262可具有與摻雜區252類似的配置，而區253可能具有與逆導型(inverse conductivity type)電晶體的汲極和源極區類似的配置。此外，金屬矽化物區254可形成在摻雜區252，253中，以及金屬矽化物區264可形成在汲極和源極區262中。
迄今為止說明的元件，應該理解為可具有相似於參照之前討論的半導體裝置100的特點。在這種情況下，電路元件，如基板二極體250，相比電晶體260，可具有類似的配置，例如在摻雜劑的濃度、金屬矽化物區254，264的配置等方面。在其他情況下，如果需要，電路元件250在配置上可能具有某些差異，例如，如果需要，當相比電晶體元件260時，電路元件250至少在一些不同的製程步驟的基礎上形成。可以進一步理解的是，半導體裝置200可代表先進的裝置，其包括個別的電路元件，如電晶體260，是在100 nm及以下的臨界尺寸的基礎上，以及在高度先進的應用中使用40 nm及以下而形成。例如，電晶體260的閘極電極結構261可具有在所述特定範圍中的閘極長度。
第2a圖所示的半導體裝置200可在任何適當的製程策略的基礎上形成，例如，透過使用如上文參考半導體裝置100所述的製程。也就是說，在任何適當的製造階段，基於任何適當的遮蔽和蝕刻機制，透過去除層203，204的一部分，可形成基板窗210A，從而保留部分204D，203D，因此，曝露裝置區域210A內的部分結晶基板材料202。根據整體的製程策略，至少電路元件250的某些元件可能會與電晶體260的元件共同形成，如汲極和源極區262以及摻雜區252。
在完成電晶體260和電路元件250的基本配置後，可形成裝置層220，這可能包括任何適當的電介質材料，或者是如電介質材料221的形式的材料，例如氮化矽材料，接著是進一步的電介質材料，這也可被稱為中間層電介質材料222，例如二氧化矽等的形式。材料221和222可在任何適當的沈積技術的基礎上形成，如同之前也參考裝置100所討論過者。沈積材料222後，特定目標高度水平220H可事先確定，其可被選定以在半導體裝置200進一步處理期間提供接觸層220所需要的特性。在實施例中所示，高度水平220H可視為在結晶基板材料202上的材料222的相應表面的目標高度，從而提供優越的整體表面形貌。因此，在沈積電介質材料222後，隨即選定初始層的厚度，使得在任何凹陷裝置區域內，如基板窗210A內，可達到目標高度水平220H。
第2b圖示意地說明具有形成在電介質材料222上的平坦化材料205的半導體裝置200。平坦化材料205可以如高分子材料的有機材料、阻劑(resist)材料等的形式提供，其可在例如旋塗技術(spin-on techniques)的基礎上以低粘度狀態施加，從而提供高度的非共形沈積行為‘因此，在施加材料205後，可得到大致平坦化的表面形貌205S，從而相比裝置區域210B，在裝置區域210A上提供增加數量的材料。可以理解的，有很多平坦化材料可用，並且可使用作為平坦化材料205，其中，在一些說明的實施例中，材料的成分可以選擇相比於材料222可有類似的蝕刻率。為此，可以選擇所需的蝕刻配方，例如電漿輔助蝕刻配方，以及透過試驗有效地決定各種平坦化材料的蝕刻率，並因而可基於蝕刻配方而選擇與電介質材料222的蝕刻率相符合的平坦化材料。此外，蝕刻參數可依材料205，222的蝕刻特性進行調適以得到相似的蝕刻率。應進一步理解者為，材料205的特性(如抗化性(chemical resistivity)，及因而抗蝕刻性(etch resistivity)等)可藉由執行特定的處理(如放射處理、熱處理等)並可加入特定物質而適當的調整，從而在提供材料205所需的化學特性(chemical behavior)時，提供高度的靈活性(flexibility)。
第2c圖示意地說明為了去除材料205和任何電介質材料222過多的部分220E，曝露在蝕刻環境206時的半導體裝置200。在一些說明的實施例中，可執行蝕刻製程206作為電漿輔助蝕刻製程，從而提供高度定向材料(highly directional material)的去除，因此即使材料205和222的蝕刻率可能略有不同，仍可導致適度均勻材料的去除。可以理解的，基於氟等的多數個電漿輔助蝕刻配方可用於蝕刻以二氧化矽為基礎的材料，其中，可以調整材料205的去除率，以便能夠使其非常相似於材料222的去除率。例如，材料205，222的去除率可以相差約30%或更少，如上所述，這可透過選擇用於材料205的適當的基底材料(base materials)和/或調整在額外處理的基礎上的特性，和/或透過調整蝕刻製程206的製程參數實現。因此，在裝置區域210A中可得到高度水平220H，其可與在裝置區域210B中得到的高度水平220B非常相似。在一些說明的實施例中，高度水平220H，220B之間的差可小於區210A中的初始高度水平220I和區210B中的220C的差約65%。可以理解的，例如，可以透過例如輕度拋光製程等也平坦化材料205，而實現進一步的改良，從而在執行蝕刻製程206後，實現優越的表面形貌。此外，如上所述，透過適當調整材料205和222的蝕刻率，可有效地減少高度水平220H，220B之間的差。
因此，可在接觸層220中形成接觸元件和提供金屬化系統的優越的製程條件的基礎上，繼續進一步的處理。
第2d圖示意地說明在進一步先進的製造階段中的半導體裝置200。如圖所示，接觸元件223A可提供電介質材料222和電介質材料221，用以連接到電路元件250，即在裝置區域210A內的結晶基板材料202中形成的金屬矽化物區254。同樣，可在裝置區域210B中提供接觸元件223B，用以連接到金屬矽化物區264。可在任何適當的製造策略的基礎上，形成接觸元件223A，223B，其中，由於電介質材料222的優越的表面形貌，可在優越的製程均勻性(uniformity)的基礎上，完成任何複雜的製程，如光刻(lithography)，圖案化相應的開口並且再填入導電材料到相同的開口。例如，可不用為了減少整體的表面形貌而選定材料222的厚度，如同先前技術，從而提供適於鈍化處理(passivating)電路元件260，250的層厚度。因此，尤其是可以優越的均勻性完成接觸開口的複雜的圖案化。同樣，可增進沈積，特別是，透過CMP去除任何多餘的材料，可以達到優越的效率和均勻性。
此外，在第2d圖所示的製造階段中，金屬化層230包括適當的電介質材料231或多數個電介質材料，其結合連接到接觸元件223A的金屬線233A和連接到接觸元件223B的金屬線233B。基本上，金屬化層230也可具有如上描述的參照半導體裝置100的配置，然而，其中，可得到優越的整體表面形貌的同時，在金屬線233A，233B的材料231所需的厚度因此可以實現。也就是說，在考慮到先前技術可能遇到的突出表面形貌時，由於優越的表面形貌，金屬化層230的初始厚度可以實現，其可按照設計要求而選擇，而不需要額外多餘的厚度。因此，在先進的應用中，金屬線233A，233B的厚度或高度233T可為約150 nm或更少。可在如上討論的製程技術的基礎上，形成金屬化層230，其中，特別是在去除任何多餘的金屬(如銅、導電阻隔層材料等)的最後的平坦化製程期間，在裝置區域210A中的金屬線233A之間的金屬殘餘物也可以有效地去除，而不會過度減少金屬線233B所需的厚度。因此，相比先前技術，可減少在裝置區域210A中的金屬線233A之間產生漏電路徑的概率。
第2e圖示意地說明在製造階段中的半導體裝置200，其中，例如在如上所述的製程技術的基礎上，可實現提供具有優越的表面形貌的電介質材料222。此外，如實施例所示，在形成任何接觸元件之前，部分的材料222將被去除，其可能與部分的材料221結合，以曝露閘極電極結構261的表面261S。為此，可能會執行CMP製程207，其中，由於製程207一定程度的平坦化效應，如曝露表面261S所需要的，最後得到的高度水平220R可導致更加優越的整體表面形貌。在曝露表面261S後，可以執行任何適當的製程順序，用以按照先進的取代閘極的方法，取代閘極電極結構261的一個或多個材料。例如，閘極電極結構261可包括閘極電介層(未繪示)，其包括高k電介質材料，或占位材料，如多晶矽材料等，在曝露的表面261S的基礎上，可有效地被去除。此後，適當的金屬材料，例如，用於調整工作功能和提供高導電電極材料，可填充到所產生的開口，從而提供用於電晶體260的高k金屬閘極電極結構。另外，在其他情況下，在去除一部份後，高k電介質材料可填入閘極電極結構261。
第2f圖示意地說明具有如以鋁為形式的導電材料261A的層的裝置200，其可能結合其他導電材料，如氮化鈦、鉭、氮化鉭等，形成在閘極電極結構261內和電介質材料222上。然後，在例如CMP製程的基礎上，可去除任何層261A的多餘材料，其中增進的表面形貌可導致在裝置區域210A中的導電材料可靠的去除，從而避免任何在半導體裝置200的接觸層完成後產生的漏電路徑，例如，透過形成接觸元件，其延伸透過材料222，且其將導致在層261A的任何材料殘留物存在時的漏電流。因此，由於在優越的表面形貌的基礎上可以在裝置區域210A完成可靠且高效的材料261A的去除，所以可以適用先進的取代閘極的方法。
第2g圖示意地說明依據本發明的再另一的實施例的半導體裝置200，如虛線222R所表示，其中可以提供具有厚度的電介質材料222，用以可靠的填充基板窗210A。此後，可應用抛光製程208，用以去除一部分的電介質材料222，從而獲得在區域210B和210A中的高度水平之間一定程度的平整(leveling)。也就是說，在執行抛光製程208後，如果需要的話，電介質材料221可使用作為一種有效的停止材料(stop material)，以便隨著製程208的製程時間的增加，增加停止效應，因此，在區域210A中，材料222所產生的去除可以減少，但同時有效去除在裝置區域210B中的材料。在這種方式下，可降低最初的高度水平到一定程度。
第2h圖示意地說明在先進的製造階段中的半導體裝置200，其中在沈積製程209期間，可沈積進一步的電介質材料224，其可具有更多或更少的突出的非共形沈積行為，從而更進一步減少表面形貌。在一個說明的實施例中，材料224可以如二氧化矽材料，以中間層電介質材料的形式提供，其以與電介質材料222類似的方式沈積。此後，可適用進一步的抛光製程，如基於也可在抛光製程208(第2g圖)中使用的製程參數，從而進一步降低表面形貌，並在一些說明的實施例中，得到所需的目標厚度，以及因此得到接觸層220的高度水平。在其他說明的實施例中，如前面所解釋的，在經過抛光製程進一步平坦化材料224後，可應用平坦化材料，用以進一步增進表面形貌及可蝕刻的平坦化材料。
在其他說明的實施例中，在沈積材料224後，可以執行進一步的CMP製程，從而進一步平坦化整體的表面形貌，如同第2f圖所繪示的，並在同一時間最終曝露閘極電極261的表面。因此，在這種情況下，在透過具有如電介質材料224的電介質材料的中間沈積的兩個或兩個以上的拋光製程獲得的優越的表面形貌的基礎上，可適用取代閘極的方法。
因此，本發明提供的製造技術，其中基於額外採用如平坦化材料等的電介質材料，在透過執行額外的平坦化製程形成半導體裝置的接觸層後，SOI裝置中基板窗造成的突出的表面形貌可以減少。平坦化製程可包括適當設計的蝕刻製程和/或CMP製程。因此，在複雜的應用中，例如在採用取代閘極的方法時，可提供接觸層而無額外的漏電路徑，並且可有效的去除在基板窗區域內的第一金屬化層的任何金屬殘餘物，而不會過度減少在電晶體區域上的金屬化層的厚度。
以上所披露的特定實施例僅供例示之用，本發明可被修改且可用不同，但是對已受益於本文教示的此技術領域具有通常技藝人士是明顯的等效方式來實行。例如，以上所述的製程步驟可用不同順序來執行。此外，除了如以下的申請專利範圍第書所述的外，本發明並不打算對本文所示的結構或設計的細部作限制。因此，明顯的，以上所披露的特定實施例可被改變或修改，並且所有此種的變化都被視為在本發明的範疇與精神內。因此，本文所尋求的保護將如以下的申請專利範圍第書所闡述。
100、200．．．半導體裝置
101、201．．．基板
102、202．．．結晶基板材料
102W、202W．．．摻雜阱區
102P、202P．．．PN接面
103、203．．．埋入絕緣層
104、204．．．半導體層
110A、110B、210A、210B．．．裝置區域
150、250．．．基板二極體
152、153、252、253．．．高摻雜區
160、260．．．電晶體元件
161、261．．．閘極電極結構
162、262．．．汲極和源極區
164、264．．．金屬矽化物區
120、220．．．接觸層
123A、123B、223A、223B．．．接觸元件
220R、220H．．．高度水平
207．．．CMP製程
本發明可參考以下結合附加圖式的說明而理解，該附圖中，同樣的元件符號表示同樣的元件，且其中：
第1圖示意性的說明依據現有技術的SOI半導體裝置的橫截面視圖，其包括已形成多數個基板二極體在其中的基板窗，其中在形成接觸層和金屬化層後，在表面形貌中的明顯差異可能導致重大的不平整；
第2a圖至2d示意性的說明依據本發明的實施例，在形成包含基板二極體的SOI半導體裝置的各個製造階段期間的半導體裝置的橫截面視圖，其中透過在形成半導體裝置的接觸層後，提供平坦化材料與蝕刻製程，可實現優越的表面形貌；
第2e圖至2f示意性的說明依據本發明另一個實施例的半導體裝置的橫截面視圖，其中在先進的SOI裝置中替代閘極的方法期間，可採用接觸層的中間層電介質材料的表面形貌；以及
第2g圖至2h示意性的說明依據本發明再另一個實施例的半導體裝置的橫截面視圖，其中至少一次沈積和去除周期可應用到中間層電介質材料，並且可結合平坦化材料，用以提高整體的表面形貌。
雖然本文所披露的標的容許各種的修改及替代形式，但其特定的實施例已透過附圖中的例子來顯示，並在本文中詳細描述。然而，應該瞭解的是，本文中特定實施例的描述不是為了要限制本發明所披露的特定形式，相反地，本發明欲涵蓋落入本發明的精神與範疇內的所有修改物、相等物、以及替代物，其將如附加的申請專利範圍第書所定義。
200．．．半導體裝置
201．．．基板
202．．．結晶基板材料
202W．．．摻雜阱區
202P．．．PN接面
203．．．埋入絕緣層
204．．．半導體
210A、210B．．．裝置區域
220．．．接觸層
220H．．．高度水平
250．．．基板二極體
252、253．．．高摻雜區
260．．．電晶體元件
261．．．閘極電極結構
262．．．汲極和源極區
264．．．金屬矽化物區

Claims (20)

  1. 一種形成SOI半導體裝置的方法，包括下列步驟：曝露該SOI半導體裝置的結晶基板材料的一部分；形成多數個電路元件在該結晶基板材料的該曝露的部分；形成電晶體在該SOI半導體裝置的半導體層中，該半導體層形成在該結晶基板材料和埋入絕緣層上；形成電介質材料在該多數個電路元件和該電晶體上，該電介質材料包括氮化矽材料和覆蓋該氮化矽材料的二氧化矽材料的底層；形成平坦化材料在該電介質材料上；透過使用該平坦化材料平坦化該電介質材料；以及形成接觸元件在該平坦化的電介質材料中，用以連接該電晶體和該多數個電路元件。
  2. 如申請專利範圍第1項所述的方法，其中，平坦化該電介質材料包括透過執行蝕刻製程，去除該平坦化材料和該電介質材料的一部分。
  3. 如申請專利範圍第2項所述的方法，其中，執行該蝕刻製程包括執行電漿輔助蝕刻製程。
  4. 如申請專利範圍第1項所述的方法，其中，形成該多數個電路元件包括在該結晶基板材料的該部分中形成基板二極體的一個或多個PN接面。
  5. 如申請專利範圍第1項所述的方法，還包括形成金屬化層在該平坦化的電介質材料上，其中，該金屬化層具有 約150nm或更少的厚度。
  6. 如申請專利範圍第1項所述的方法，還包括在平坦化該電介質材料後，曝露該電晶體的閘極電極結構的頂面。
  7. 如申請專利範圍第6項所述的方法，還包括以含金屬電極材料取代該閘極電極結構的至少一部分。
  8. 如申請專利範圍第6項所述的方法，其中，在目標閘極長度為40nm或更少的基礎上，形成該閘極電極結構。
  9. 如申請專利範圍第7項所述的方法，還包括形成第二電介質材料在該平坦化的電介質材料上和包括該含金屬電極材料的該閘極電極結構上，以及形成該接觸元件在該電介質材料和該第二電介質材料中。
  10. 一種形成SOI半導體裝置的方法，包括下列步驟：透過去除第一裝置區域中的半導體層和埋入絕緣層，曝露該SOI半導體裝置的該第一裝置區域中的結晶基板材料的一部分；形成基板二極體在該第一裝置區域中，該基板二極體包括形成在該結晶基板材料的該部分中的PN接面；形成電路元件在第二裝置區域中的該半導體層中；形成第一電介質材料在該第一和第二裝置區域上，該第一電介質材料包括氮化矽材料和覆蓋該氮化矽材料的二氧化矽材料的底層；執行抛光製程，用以去除該第一電介質材料的一部分；形成第二電介質材料在該第一電介質材料上；以及 在該第一和第二電介質材料的存在下，平坦化該第一和第二裝置區域上的表面形貌。
  11. 如申請專利範圍第10項所述的方法，其中，平坦化該表面形貌包括執行蝕刻製程。
  12. 如申請專利範圍第11項所述的方法，其中，形成該第二電介質材料包括形成平坦化材料在該第一電介質材料上。
  13. 如申請專利範圍第10項所述的方法，其中，平坦化該表面形貌包括執行第二抛光製程。
  14. 如申請專利範圍第13項所述的方法，還包括在該第二抛光製程後，形成第三電介質材料在該第一和第二裝置區域上，以及執行第三抛光製程。
  15. 如申請專利範圍第10項所述的方法，其中，執行抛光製程用以去除該第一電介質材料的一部分包括曝露該電路元件的閘極電極結構的頂面。
  16. 如申請專利範圍第15項所述的方法，還包括在平坦化該表面形貌後，以導電電極材料取代該閘極電極結構的一部分。
  17. 如申請專利範圍第10項所述的方法，還包括至少在該第一電介質材料中形成接觸元件，用以分別連接該PN接面和該電路元件。
  18. 如申請專利範圍第17項所述的方法，還包括形成金屬化層在該接觸元件上，其中，該金屬化層包括具有約150nm或更少的厚度的金屬線。
  19. 一種形成半導體裝置的方法，包括：共同在該半導體裝置的半導體層中形成電晶體的汲極和源極區以及在結晶基板材料的一部分中形成PN接面，該半導體層形成在埋入絕緣層上，該埋入絕緣層形成在該結晶基板材料上；形成電介質材料在該電晶體和該結晶基板材料的該部分上，該電介質材料包括氮化矽材料和覆蓋該氮化矽材料的二氧化矽材料的底層；形成平坦化層在該電晶體和該部分上的該電介質材料上；以及透過執行蝕刻製程減少表面形貌，用以去除該電介質材料和該平坦化層的一部分。
  20. 如申請專利範圍第19項所述的方法，還包括在具有該減少的表面形貌的該電介質材料上形成金屬化層，其中，該金屬化層包括具有厚度為約150nm或更少的金屬線。
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