CN107507830B - 一种改善浮栅极并联电容稳定性的方法 - Google Patents

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Abstract

本发明提出一种改善浮栅极并联电容稳定性的方法，包括下列步骤：在半导体衬底表面上形成隧穿氧化层；在所述隧穿氧化层上形成浮栅层；在所述浮栅层上形成绝缘ONO介质层；在所述绝缘ONO介质层上形成控制栅层，其中浮栅层与隧穿氧化层、以及浮栅层与绝缘ONO介质层并联形成电容区，所述电容区不进行存储区浅槽隔离区回刻工艺处理，从而使电容不受浮栅极高度和回刻深度的非均匀性造成的影响。由于消除了浮栅极和浅槽隔离区回刻工艺的影响，从而可以使利用浮栅极的并联电容结构获得更好的抗工艺波动性能力，改善电容的稳定性，从而使电路工作更加精准。

Description

一种改善浮栅极并联电容稳定性的方法
技术领域
本发明涉及半导体闪存器件领域，且特别涉及一种改善浮栅极并联电容稳定性的方法。
背景技术
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。闪存中需要用到一些电容结构，现在电容包括二极管，MOS电容，这些电容使用器件中的不同类型构成，(对于闪存中的1.8V，5V器件区域，会使用1.8V或是5.0V器件的势阱与源漏区进行组合)。目前随着对于小尺寸芯片的要求，需要将各个电路元件进行面积的缩减，目前有提出利用闪存单元中的浮栅极与衬底之间的隧穿氧化层以及浮栅极与控制栅极之间的氧化硅-氮化硅-氧化硅层并联作为电容来增加单位面积的电容值，从而达到节省面积的作用，如图1，2所示。这种结构虽然可以提高单元面积的电容，由于其结构与存储区的完全相同，其值会受到浮栅极厚度以及后续的存储区浅槽隔离区回刻引起的控制栅极包围面积不同的影响。这些影响会对电容值产生影响，使其值不稳定，对于电路的性能有一定的影响。
现有闪存中为了提高单位面积电容而使用浮栅极与隧穿氧化层并联的结构作为电容。由于浮栅极厚度是使用化学机械掩模进行的，本身的工艺波动性较大，后续的浅槽隔离区回刻使用干法和湿法共用的方法，也存在工艺的波动如图3，4所示。工艺的波动性会影响电容的值，对于电容敏感的电路，影响较大，需要进行改善。
发明内容
本发明提出一种改善浮栅极并联电容稳定性的方法，在电容区不进行存储区浅槽隔离区回刻工艺，从而使电容不受浮栅极高度和回刻深度的非均匀性造成的影响。本发明未增加任何光罩，就可以提高关键电容的稳定性。
为了达到上述目的，本发明提出一种改善浮栅极并联电容稳定性的方法，包括下列步骤：
在半导体衬底表面上形成隧穿氧化层；
在所述隧穿氧化层上形成浮栅层；
在所述浮栅层上形成绝缘ONO介质层；
在所述绝缘ONO介质层上形成控制栅层，
其中浮栅层与隧穿氧化层、以及浮栅层与绝缘ONO介质层并联形成电容区，所述电容区不进行存储区浅槽隔离区回刻工艺处理，从而使电容不受浮栅极高度和回刻深度的非均匀性造成的影响。
进一步的，所述绝缘ONO介质层包括从下至上依次层叠的第一氧化物层、氮化物层和第二氧化物层。
进一步的，所述第一氧化物层的材料为氧化硅。
进一步的，所述氮化物层的材料为氮化硅。
进一步的，所述第二氧化物层的材料为氧化硅。
进一步的，所述浮栅层不进行化学机械掩模工艺处理控制浮栅极高度。
本发明提出的改善浮栅极并联电容稳定性的方法，在电容区不进行存储区浅槽隔离区回刻工艺，从而使电容不受浮栅极高度和回刻深度的非均匀性造成的影响。由于消除了浮栅极和浅槽隔离区回刻工艺的影响，从而可以使利用浮栅极的并联电容结构获得更好的抗工艺波动性能力，改善电容的稳定性，从而使电路工作更加精准。
附图说明
图1所示为现有技术中N沟道闪存单元结构示意图。
图2所示为现有技术中电容结构示意图。
图3所示为图1中N沟道闪存单元沿AA’方向剖面示意图。
图4所示为图1中N沟道闪存单元沿BB’方向剖面示意图。
图5所示为本发明较佳实施例的改善浮栅极并联电容稳定性的方法流程图。
图6所示为本发明较佳实施例的电容单元结构示意图。
具体实施方式
以下结合附图给出本发明的具体实施方式，但本发明不限于以下的实施方式。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
请参考图5，图5所示为本发明较佳实施例的改善浮栅极并联电容稳定性的方法流程图。本发明提出一种改善浮栅极并联电容稳定性的方法，包括下列步骤：
步骤S100：在半导体衬底表面上形成隧穿氧化层；
步骤S200：在所述隧穿氧化层上形成浮栅层；
步骤S300：在所述浮栅层上形成绝缘ONO介质层；
步骤S400：在所述绝缘ONO介质层上形成控制栅层，
其中浮栅层与隧穿氧化层、以及浮栅层与绝缘ONO介质层并联形成电容区，所述电容区不进行存储区浅槽隔离区回刻工艺处理，从而使电容不受浮栅极高度和回刻深度的非均匀性造成的影响。
请参考图6，图6所示为本发明较佳实施例的电容单元结构示意图。根据本发明较佳实施例，所述隧穿氧化层上形成浮栅层100，所述浮栅层100上形成绝缘ONO介质层，所述绝缘ONO介质层包括从下至上依次层叠的第一氧化物层200、氮化物层300和第二氧化物层400。进一步的，所述第一氧化物层200的材料为氧化硅，所述氮化物层300的材料为氮化硅，所述第二氧化物层400的材料为氧化硅。所述绝缘ONO介质层上形成控制栅层500。
所述浮栅层不进行化学机械掩模工艺处理控制浮栅极高度。本发明从改善闪存工艺中引进的电容的稳定性出发，将对其有影响的浮栅极高度(浮栅极的高度是通过化学机械掩模工艺控制的，本身的工艺波动较大)，以及浅槽隔离回刻深度(刻蚀浅槽隔离从而使控制栅极对浮栅极有一定的包围)的影响消除，从而可以使电容的稳定性提高。
本发明提出一种新的改善浮栅极和隧穿氧化层并联提高变容二极管单位面积的电容稳定性的方法。将影响电容值的浮栅极厚度和回刻深度的变化进行调整。使新的结构不进行浅槽隔离区的回刻，这样的结构可以防止浮栅极高度和回刻深度的影响，从而提高电容对于工艺波动的抵抗能力，可以提供更加稳定的性能。
综上所述，本发明提出的改善浮栅极并联电容稳定性的方法，在电容区不进行存储区浅槽隔离区回刻工艺，从而使电容不受浮栅极高度和回刻深度的非均匀性造成的影响。由于消除了浮栅极和浅槽隔离区回刻工艺的影响，从而可以使利用浮栅极的并联电容结构获得更好的抗工艺波动性能力，改善电容的稳定性，从而使电路工作更加精准。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (5)

1.一种改善浮栅极并联电容稳定性的方法，其特征在于，包括下列步骤：
在半导体衬底表面上形成隧穿氧化层，其中，所述半导体衬底中形成有浅沟槽隔离区；
在所述隧穿氧化层上形成浮栅层，所述浮栅层的上表面与所述浅沟 槽隔离区的上表面齐平，所述浮栅层不进行化学机械研磨工艺处理控制浮栅极高度；
在所述浮栅层上形成绝缘ONO介质层；
在所述绝缘ONO介质层上形成控制栅层，
其中浮栅层与隧穿氧化层、以及浮栅层与绝缘ONO介质层并联形成电容区，所述电容区不进行存储区浅沟 槽隔离区回刻工艺处理，从而使电容不受浮栅极高度和回刻深度的非均匀性造成的影响。
2.根据权利要求1所述的改善浮栅极并联电容稳定性的方法，其特征在于，所述绝缘ONO介质层包括从下至上依次层叠的第一氧化物层、氮化物层和第二氧化物层。
3.根据权利要求2所述的改善浮栅极并联电容稳定性的方法，其特征在于，所述第一氧化物层的材料为氧化硅。
4.根据权利要求2所述的改善浮栅极并联电容稳定性的方法，其特征在于，所述氮化物层的材料为氮化硅。
5.根据权利要求2所述的改善浮栅极并联电容稳定性的方法，其特征在于，所述第二氧化物层的材料为氧化硅。
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