CN110828467A - 浮栅回刻的深度的测试方法 - Google Patents

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CN110828467A CN201911090137.XA CN201911090137A CN110828467A CN 110828467 A CN110828467 A CN 110828467A CN 201911090137 A CN201911090137 A CN 201911090137A CN 110828467 A CN110828467 A CN 110828467A
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田志
李娟娟
邵华
陈昊瑜
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Abstract

本发明提供了一种浮栅回刻的深度的测试方法，包括：提供衬底；在所述衬底上分别形成第一隔离层和第二隔离层；在所述第一隔离层上形成浮栅多晶硅，刻蚀浮栅多晶硅形成浮栅，所述浮栅呈条状结构；在所述浮栅和所述第二隔离层上形成ONO层；在所述ONO层上沉积控制栅多晶硅，刻蚀控制栅多晶硅形成控制栅，所述控制栅呈条状结构，所述浮栅和所述控制栅形成叉指结构；使用如下公式计算浮栅回刻的深度；
Figure DDA0002266604010000011
在本发明浮栅回刻的深度的测试方法中，利用叉指结构的数目、叉指结构的长度和ONO厚度就可以在不切片的情况下获得浮栅的回刻深度，减少存储单元失效的几率，提高芯片的良率，并且与现有工艺兼容，无需开发新制程，不需要额外的掩膜版。

Description

浮栅回刻的深度的测试方法
技术领域
本发明涉及半导体技术领域，尤其是涉及一种浮栅回刻的深度的测试方法。
背景技术
在集成电路的工艺开发中，各层薄膜的厚度可以通过光学的方法进行量测，深度采用大块区域的原子力显微镜进行量测。对于器件的栅极氧化硅层采用电学的方法量测电容，然后再通过公式计算得到对应的有效电学厚度(EOT)。
对于现有的常用的浮栅极的存储单元中，由于控制栅极要包围浮栅极，对于侧壁的氧化硅通常是通过湿法，干法等工艺进行存储区回刻实现，由于存储单元之间的尺寸小，原子力显微镜也不能进行。在工艺开发阶段都是通过切片来确认这些刻蚀的深度，而实际量产中不能监测其深度，不能收集每片出货硅片的浮栅极回刻深度。由于工艺的波动，以及存储单元的数量极其多(256M)，如果存在某些区域刻蚀太深，导致存储单元失效，整个芯片的良率就会受到影响。
发明内容
本发明的目的在于提供一种浮栅回刻的深度的测试方法，可以在不切片的情况下获取浮栅回刻深度。
为了达到上述目的，本发明提供了一种浮栅回刻的深度的测试方法，包括：
提供衬底；
在所述衬底上分别形成第一隔离层和第二隔离层；
在所述第一隔离层上形成浮栅多晶硅，刻蚀浮栅多晶硅形成浮栅，所述浮栅呈条状结构；
在所述浮栅和所述第二隔离层上形成ONO层；
在所述ONO层上沉积控制栅多晶硅，刻蚀控制栅多晶硅形成控制栅，所述控制栅呈条状结构，所述浮栅和所述控制栅形成叉指结构；
使用如下公式计算浮栅回刻的深度；
Figure BDA0002266603990000021
其中：N为叉指结构的数目，L为叉指结构的长度，D为ONO厚度,εγ为相对介电常数，εο为真空介电常数。
可选的，在所述的浮栅回刻的深度的测试方法中，在所述衬底上形成浮栅之前，所述浮栅回刻的深度的测试方法还包括在所述衬底上形成浅沟槽隔离结构。
可选的，在所述的浮栅回刻的深度的测试方法中，形成所述第一隔离层的方法包括：沉积氮化物层覆盖所述衬底和所述浅沟槽隔离结构；刻蚀氮化物层露出所述浅沟槽隔离结构表面形成第一隔离层。
可选的，在所述的浮栅回刻的深度的测试方法中，所述氮化物为氮化硅。
可选的，在所述的浮栅回刻的深度的测试方法中，形成所述第二隔离层的方法包括：沉积氧化物层覆盖所述浅沟槽隔离结构和所述第一隔离层；刻蚀所述氧化物层露出第一隔离层表面形成第二隔离层。
可选的，在所述的浮栅回刻的深度的测试方法中，所述氧化物为氧化硅。
可选的，在所述的浮栅回刻的深度的测试方法中，所述第一隔离层和所述第二隔离层形成台阶。
可选的，在所述的浮栅回刻的深度的测试方法中，形成ONO层的方法包括：分别形成氧化硅-氮化硅、氧化硅成覆盖所述浮栅和所述第二隔离层。
可选的，在所述的浮栅回刻的深度的测试方法中，所述ONO层呈凹凸相间的形状。
可选的，在所述的浮栅回刻的深度的测试方法中，所述控制栅和所述浮栅相互交叉存在。
在本发明提供的浮栅回刻的深度的测试方法中，利用叉指结构的数目、叉指结构的长度和ONO厚度就可以在不切片的情况下获得浮栅的回刻深度，减少存储单元失效的几率，提高芯片的良率并且，与现有工艺兼容，无需开发新制程，不需要额外的掩膜版。
附图说明
图1是本发明实施例的浮栅回刻的深度的测试方法的流程图；
图2至图6是本发明实施例的浮栅回刻的深度的测试方法的结构图；
图中：110-衬底、120-浅沟槽隔离结构、130-第一隔离层、140-第二隔离层、150-浮栅、160-ONO层、170-第二沟槽、180-控制栅。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
参照图1，本发明提供了一种浮栅回刻的深度的测试方法，包括：
S11：提供衬底；
S12：在所述衬底上分别形成第一隔离层和第二隔离层；
S13：在所述第一隔离层上形成浮栅多晶硅，刻蚀浮栅多晶硅形成浮栅，所述浮栅呈条状结构；
S14：在所述浮栅和所述第二隔离层上形成ONO层；
S15：在所述ONO层上沉积控制栅多晶硅，刻蚀控制栅多晶硅形成控制栅，所述控制栅呈条状结构，所述浮栅和所述控制栅形成叉指结构；
S16：使用如下公式计算浮栅回刻的深度；
Figure BDA0002266603990000031
其中：N为叉指结构的数目，L为叉指结构的长度，D为ONO厚度,εγ为相对介电常数，εο为真空介电常数。
参照图2，提供一衬底110，刻蚀所述衬底110形成沟槽，向沟槽内填充氧化物形成浅沟槽隔离结构120，氧化物可以是氧化硅。
参照图3，在所述衬底110和所述浅沟槽隔离结构120上沉积氮化物层，氮化物可以是氮化硅，刻蚀氮化物层露出浅沟槽隔离结构120表面形成第一隔离层130，第一隔离层130形成条状结构。继续在第一隔离层130和浅沟槽隔离结构120上沉积氧化物层，氧化物可以是氧化硅，刻蚀氧化物层露出第一隔离层130表面形成第二隔离层140，第二隔离层140同样为条状结构。也就是说，第一隔离层130形成在浅沟槽隔离结构120之间，第二隔离层140形成在浅沟槽隔离结构120之上，第一隔离层130和第二隔离层130形成的条状结构互相交叉。
参照图4，在第一隔离层130和第二隔离层140上沉积浮栅多晶硅层，以浅沟槽隔离结构120作为模板研磨浮栅多晶硅层露出第二隔离层140表面形成浮栅150，浮栅150也为条状结构，浮栅在纵截面上属于浅沟槽隔离结构120之间。也就是说，浮栅150与浮栅150之间具有第一沟槽，第一沟槽露出第二隔离层140的表面。
参照图5，在浮栅150和第二隔离层140上沉积氮化硅、氧化硅和氮化硅形成ONO层160，由于之前的浮栅150是条状结构，而浮栅150和浮栅150之间形成有第一沟槽，因此，ONO层160的形成高低起伏的形状，即ONO层形成多个第二沟槽170。
参照图5和图6，在ONO层160上沉积控制栅多晶硅层，刻蚀控制栅多晶硅层留下第二沟槽170内的控制栅多晶硅层形成控制栅180，因此，控制栅180也是多个条状结构，而控制栅180和浮栅150的条状结构在纵截面上也是交叉形成，组成叉指结构。接着，就可以通过计算得到浮栅150表面到控制栅180底面的垂直距离，即ONO层160最高点与最低点的垂直距离，就可以得到浮栅回刻的深度，具体的，可以利用如下公式计算：
Figure BDA0002266603990000041
其中：C为浮栅表面到控制栅底面的垂直距离，N为叉指结构的数目，L为叉指结构的长度，D为ONO厚度,εγ为相对介电常数，εο为真空介电常数。其中，叉指结构的数目，可以直接从外观得到，叉指结构的长度，可以使用常用的长度量测方法量测，ONO厚度，现有技术中可以使用电学的方法获得ONO厚度，在此不做赘述，相对介电常数和真空介电常数是已知的值，因此，可以直接计算得到浮栅回刻的厚度。这种方法不用改变现有的工艺过程，也能在线实时计算浮栅回刻的厚度，不用再芯片完成后再通过切剖量测，从而减少了存储区损坏的几率，最终提升芯片的良率。
综上，在本发明实施例提供的浮栅回刻的深度的测试方法中，利用叉指结构的数目、叉指结构的长度和ONO厚度就可以在不切片的情况下获得浮栅的回刻深度，减少存储单元失效的几率，提高芯片的良率并且，与现有工艺兼容，无需开发新制程，不需要额外的掩膜版。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种浮栅回刻的深度的测试方法，其特征在于，包括：
提供衬底；
在所述衬底上分别形成第一隔离层和第二隔离层；
在所述第一隔离层上形成浮栅多晶硅，刻蚀浮栅多晶硅形成浮栅，所述浮栅呈条状结构；
在所述浮栅和所述第二隔离层上形成ONO层；
在所述ONO层上沉积控制栅多晶硅，刻蚀控制栅多晶硅形成控制栅，所述控制栅呈条状结构，所述浮栅和所述控制栅形成叉指结构；
使用如下公式计算浮栅回刻的深度；
Figure FDA0002266603980000011
其中：N为叉指结构的数目，L为叉指结构的长度，D为ONO厚度,εγ为相对介电常数，εο为真空介电常数。
2.如权利要求1所述的浮栅回刻的深度的测试方法，其特征在于，在所述衬底上形成浮栅之前，所述浮栅回刻的深度的测试方法还包括在所述衬底上形成浅沟槽隔离结构。
3.如权利要求2所述的浮栅回刻的深度的测试方法，其特征在于，形成所述第一隔离层的方法包括：沉积氮化物层覆盖所述衬底和所述浅沟槽隔离结构；刻蚀氮化物层露出所述浅沟槽隔离结构表面形成第一隔离层。
4.如权利要求3所述的浮栅回刻的深度的测试方法，其特征在于，所述氮化物为氮化硅。
5.如权利要求3所述的浮栅回刻的深度的测试方法，其特征在于，形成所述第二隔离层的方法包括：沉积氧化物层覆盖所述浅沟槽隔离结构和所述第一隔离层；刻蚀所述氧化物层露出第一隔离层表面形成第二隔离层。
6.如权利要求5所述的浮栅回刻的深度的测试方法，其特征在于，所述氧化物为氧化硅。
7.如权利要求5所述的浮栅回刻的深度的测试方法，其特征在于，所述第一隔离层和所述第二隔离层形成台阶。
8.如权利要求7所述的浮栅回刻的深度的测试方法，其特征在于，形成ONO层的方法包括：分别形成氧化硅-氮化硅、氧化硅成覆盖所述浮栅和所述第二隔离层。
9.如权利要求8所述的浮栅回刻的深度的测试方法，其特征在于，所述ONO层呈凹凸相间的形状。
10.如权利要求9所述的浮栅回刻的深度的测试方法，其特征在于，所述控制栅和所述浮栅相互交叉存在。
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