KR20080000899A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 프로그램 스피드(program speed)를 향상시키고 간섭 효과(interference effect)를 줄이기 위한 플래쉬 메모리 소자의 제조방법에 관한 것으로, 소자분리막에 의해 정해진 액티브 영역의 반도체 기판상에 터널 산화막을 형성하고 터널 산화막상에 소자분리막보다 돌출된 플로팅 게이트용 도전막을 형성하는 단계와, 플로팅 게이트용 도전막의 돌출된 양측면에 도전막 스페이서를 형성하는 단계와, 도전막 스페이서 양측 소자분리막을 소정 두께 식각하는 단계와, 결과물상에 유전막과 컨트롤 게이트용 도전막을 순차 형성하는 단계를 포함한다.
커플링비, 프로그램 스피드, 간섭 효과
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 터널 산화막
12 : 플로팅 게이트용 도전막 13 : 소자분리막
14a : 도전막 스페이서 15 : 유전막
16 : 컨트롤 게이트용 도전막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 프로그램 스피드를 향상시키고 간섭 효과를 줄이기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라서 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입, 출력이 빠른 RAM(Random Access Memory) 제품과 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 입, 출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다.
이러한 ROM 제품 중에서 전기적으로 데이터의 입, 출력이 가능한 플래쉬 메모리(flash memory)에 대한 수요가 늘고 있다. 플래쉬 메모리는 회로를 보드(board)로부터 제거하지 않으면서도 고속으로 전기적 소가가 가능한 소자로서, 메모리 셀 구조가 간단하여 단위 메모리 당 제조 원가가 싸고 데이터를 보전하기 위한 리프레쉬(reflash) 기능이 불필요하다는 장점이 있다.
플래쉬 메모리는 크게 노아(NOR)형과 낸드(NAND)형으로 분류되는데, 노아형은 2셀(cell)당 1개의 콘택(contact)이 필요하며 고집적화에 불리하지만 셀 전류가 커서 고속화에 유리하다는 장점을 가지며, 낸드형은 셀 전류가 적어 고속화에는 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서, 낸드형 플래쉬 메모리 장치는 MP3, 디지털 카메라(digital camera), 모바일(mobile) 및 보조 기억 장치 등 디지털 기기의 사용 급증에 따라서 차세대 메모리 소자로 각광받고 있다.
낸드 플래쉬 메모리의 프로그램 방식으로는 한 펄스 구간 동안(즉, 한 사이클) 프로그램 전압(Vpgm), 예를 들어 16V의 전압을 선택된 워드라인에 인가하여 프로그램한 후, 정상적으로 프로그램되었는지를 검증(verify)하여 정상이면 프로그램 을 종료하고 그렇지 않으면 프로그램 전압(Vpgm)을 소정치 예를 들어, 0.5V 정도 증가시키고 초기 단계로 복귀하여 프로그램 동작을 재차 실행하는 ISPP(Incremental Step Pulse Program) 방식을 사용하고 있다. 따라서, 메모리 셀의 커플링비(coupling ratio)가 충분하지 못하면 칩(chip) 내의 셀(cell)들 중 슬로우 프로그램 셀(slow program cell)이 존재하게 되어 추가적으로 펄스를 더 필요로 하게 되며, 이로 인하여 프로그램 스피드가 저하되게 된다.
테크놀로지(technology) 감소 및 회로 미세화로 커플링비가 감소됨에 따라서 프로그램 스피드 저하 현상은 더욱 심각해지고 있고, 간섭 효과(interference effect) 증가 현상 또한 심각해지고 있다.
간섭 효과(interference effect)란, 인접 셀이 소거 상태인지 프로그램 상태인지 여부에 따라서 기준 셀의 문턱전압이 달라지는 것이므로, 간섭 효과가 증가되면 셀 분포(distribution)가 넓어지게 되어 소자 특성과 균일성(uniformity)을 확보하기가 어려우며 리드 페일(read fail)이 발생되게 된다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 프로그램 스피드를 향상시키고 간섭 효과를 줄이기 위한 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 소자분리막에 의해 정해진 액티브 영역의 반도체 기판상에 터널 산화막을 형성하고 상기 터널 산화막상에 상기 소자분리막보다 돌출된 플로팅 게이트용 도전막을 형성하는 단계와, 상기 플로팅 게이트용 도전막의 돌출된 양측면에 도전막 스페이서를 형성하는 단계와, 상기 도전막 스페이서 양측 상기 소자분리막을 소정 두께 식각하는 단계와, 상기 결과물상에 유전막과 컨트롤 게이트용 도전막을 순차 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 본 발명을 SA-STI(Self Aligned Shallow Trench Isolation) 스킴에 적용한 경우이다.
도 1a를 참조하면, 반도체 기판(10)상에 터널 산화막(11)과 플로팅 게이트용 도전막(12)을 순차 형성하고, 플로팅 게이트용 도전막(12)과 터널 산화막(11)과 반도체 기판(10)의 일정 두께를 식각하여 트렌치를 형성하고, 트렌치에 절연막 예를 들어, HDP(High Density Plasma) 산화막을 매립하여 소자분리막(13)을 형성한다. 플로팅 게이트용 도전막(12)은 폴리실리콘막으로 형성함이 바람직하다.
도 1b를 참조하면, 플로팅 게이트용 도전막(12)의 상부가 소자분리막(13)보다 돌출되도록 소자분리막(13)을 소정 두께 식각하고, 플로팅 게이트용 도전막(12)을 포함한 전면에 도전막(14)을 형성한다. 도전막(14)은 폴리실리콘막으로 형성함이 바람직하다.
도 1c를 참조하면, 도전막(14)을 전면 식각하여 플로팅 게이트용 도전막(12)의 돌출된 양측면에 도전막 스페이서(14a)를 형성한다. 전면 식각 공정으로는 에치백(etchback) 공정을 이용한다.
도전막 스페이서(14a)는 플로팅 게이트용 도전막(12)과 함께 플로팅 게이트로서 역할을 하므로 도전막 스페이서(14a)로 인하여 플로팅 게이트의 표면적은 증가되고 커플링비는 향상되게 된다.
다음으로, 플로팅 게이트용 도전막(12) 및 도전막 스페이서(14a)를 마스크로 소자분리막(13)을 소정 두께 식각한다. 소자분리막(13)은 습식 식각 공정을 이용하여 식각하고, 식각된 소자분리막(13)의 표면이 반도체 기판(10)보다 높게 위치되도록 소자분리막(13)의 식각 두께를 제어한다.
도 1d를 참조하면, 전면에 유전막(15)과 컨트롤 게이트용 도전막(16)을 순차 형성한다. 유전막(15)은 ONO(Oxide Nitride Oxide)막으로 형성함이 바람직하고, 컨트롤 게이트용 도전막(16)은 플로실리콘막과 금속 실리사이드막 또는 금속막의 적층 구조로 형성함이 바람직하다.
컨트롤 게이트용 도전막(16)이 소자분리막(13)이 식각된 채워지게 되므로 이웃하는 플로팅 게이트간 커패시턴스가 감소되어 간섭 효과가 줄어들게 된다.
이후, 도시하지는 않았지만 컨트롤 게이트용 도전막(16)과 유전막(15)과 플로팅 게이트용 도전막(12)을 패터닝하여 게이트를 형성하고, 게이트를 마스크로 불순물 이온을 주입하여 소오스 및 드레인을 형성한다.
이상으로, 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.
전술한 실시예에서는 본 발명을 SA-STI 스킴에 적용한 경우에 대해서 나타내었으나, 본 발명은 이에 한정되지 않고 먼저 형성한 소자분리막에 의해 정해진 액티브 영역상에 플로팅 게이트를 형성하는 전통적인 STI(Conventional Shallow Trench Isolation) 스킴, 패드 질화막이 형성된 반도체 기판에 트렌치를 형성하고 매립하여 소자분리막을 형성한 다음 패드 질화막을 제거하고 패드 질화막이 제거로 노출된 액티브 영역상에 터널 산화막을 개재하여 플로팅 게이트를 형성하는 SAFG(Self Aligned Floating Gate) 스킴 등 다른 플래쉬 메모리 소자 제조 공정에도 적용 가능함을 밝혀 둔다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 도전막 스페이서를 형성하여 플로팅 게이트의 표면적을 늘림으로써 커플링비를 향상시킬 수 있다. 따라서, 슬로우 프로그램 셀을 줄일 수 있고 프로그램 스피드를 향상시킬 수 있다.
둘째, 도전막 스페이서 양측의 소자분리막을 식각하고 소자분리막의 식각된 부분에 컨트롤 게이트용 도전막을 채워 이웃하는 플로팅 게이트간 간섭을 줄일 수 있다.
Claims (6)
- 소자분리막에 의해 정해진 액티브 영역의 반도체 기판상에 터널 산화막을 형성하고 상기 터널 산화막상에 상기 소자분리막보다 돌출된 플로팅 게이트용 도전막을 형성하는 단계;상기 플로팅 게이트용 도전막의 돌출된 양측면에 도전막 스페이서를 형성하는 단계;상기 도전막 스페이서 양측의 상기 소자분리막을 소정 두께 식각하는 단계; 및상기 결과물상에 유전막과 컨트롤 게이트용 도전막을 순차 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 소자분리막 식각시 습식 식각 공정을 이용하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 식각된 소자분리막의 표면이 상기 반도체 기판의 표면보다 높게 위치되게 상기 소정 두께를 설정하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 스페이서는 상기 플로팅 게이트용 도전막을 포함한 전면에 도전막을 형성하고 상기 도전막을 전면 식각하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 4항에 있어서, 상기 도전막을 폴리실리콘막으로 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 4항에 있어서, 상기 전면 식각 공정으로 에치백 공정을 사용하는 플래쉬 메모리 소자의 제조방법.
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