JP2011091437A - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP2011091437A JP2011091437A JP2011011795A JP2011011795A JP2011091437A JP 2011091437 A JP2011091437 A JP 2011091437A JP 2011011795 A JP2011011795 A JP 2011011795A JP 2011011795 A JP2011011795 A JP 2011011795A JP 2011091437 A JP2011091437 A JP 2011091437A
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- film
- capacitive element
- gate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】ＭＩＳＦＥＴで構成された容量素子のリーク電流を低減する。
【解決手段】ＭＩＳＦＥＴで構成された容量素子を有する半導体集積回路装置において、リーク電流が問題となるアナログＰＬＬ回路内の容量素子Ｃ１は、厚いゲート酸化膜（９Ｂ）を使ったｐチャネル型ＭＩＳＦＥＴで構成する。一方、電源安定化容量素子Ｃ２は、その面積を小さくするために、３ｎｍ以下の薄いゲート酸化膜（９Ａ）を使用する。電源安定化容量素子Ｃ２は、ゲート電極を電源（Ｖdd）に固定するので、ｐチャネル型ＭＩＳＦＥＴでもｎチャネル型ＭＩＳＦＥＴでもよい。
【選択図】図２９
【解決手段】ＭＩＳＦＥＴで構成された容量素子を有する半導体集積回路装置において、リーク電流が問題となるアナログＰＬＬ回路内の容量素子Ｃ１は、厚いゲート酸化膜（９Ｂ）を使ったｐチャネル型ＭＩＳＦＥＴで構成する。一方、電源安定化容量素子Ｃ２は、その面積を小さくするために、３ｎｍ以下の薄いゲート酸化膜（９Ａ）を使用する。電源安定化容量素子Ｃ２は、ゲート電極を電源（Ｖdd）に固定するので、ｐチャネル型ＭＩＳＦＥＴでもｎチャネル型ＭＩＳＦＥＴでもよい。
【選択図】図２９
Description
本発明は、半導体集積回路装置に関し、特に、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)で構成された容量素子を有する半導体集積回路装置に適用して有効な技術に関する。
ＭＩＳＦＥＴを用いて回路を構成するＬＳＩにおいては、ＭＩＳＦＥＴのゲート酸化膜を使用して容量素子を形成する方法が知られている。ゲート酸化膜容量を用いる場合、ｐチャネル型ＭＩＳＦＥＴの蓄積領域またはｎチャネル型ＭＩＳＦＥＴの反転領域が使用される。
例えば、特開昭６１−２３２６５６号公報（特許文献１）は、通常のＭＯＳＦＥＴのゲート酸化膜を形成する工程で同時にＭＯＳ型容量素子の容量絶縁膜を形成する場合は、ゲート酸化膜の膜厚が厚いために、所望する容量値を得るためには電極の面積を大きくせざるを得ないという問題点に鑑み、不揮発性記憶素子を構成する薄いゲート酸化膜を形成する工程で容量絶縁膜を同時に形成することによって、ＭＯＳ型容量素子の面積を縮小する技術を開示している。
また、特開平５−２３５２８９号公報（特許文献２）は、ＬＳＩの低消費電力化に伴って動作電源電圧が低下した場合、蓄積領域を使用する従来のＭＯＳ型容量素子では電圧依存性が大きくなるという従来の問題点に鑑み、しきい値電圧（Ｖth）を制御することによって、全入力電圧範囲にわたってＭＯＳ型容量素子が反転領域で使用されるようにしたＬＳＩを開示している。
近年、ＭＩＳＦＥＴの微細化に伴ってゲート酸化膜厚が３ｎｍ以下まで薄くなりつつある。しかし、ゲート酸化膜厚がこの程度まで薄くなると、ゲート酸化膜中の欠陥や直接トンネル電流によるリーク電流の増加が顕在化し、容量素子に使用した場合、安定した容量を得ることが困難になってきた。
本発明の目的は、ＭＩＳＦＥＴのゲート酸化膜を使用した容量素子のリーク電流を低減することのできる技術を提供することにある。
本発明の他の目的は、製造工程を増やすことなく、低リーク電流の容量素子を形成することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の好ましい一態様である半導体集積回路装置は、半導体基板に、第１ＭＩＳＦＥＴと、第２ＭＩＳＦＥＴと、第１容量素子と、第２容量素子とを備える半導体集積回路装置であって、前記第１ＭＩＳＦＥＴは、前記半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、前記第２ＭＩＳＦＥＴは、前記半導体基板上に形成され、且つ、前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有し、前記第１容量素子は、前記半導体基板に形成された前記第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第３ゲート電極とを有し、前記第２容量素子は、前記半導体基板に形成された前記第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第４ゲート電極とを有し、前記第１ゲート絶縁膜の膜厚は、３ｎｍ以下であり、前記第１容量素子は、アナログＰＬＬ回路内の容量素子を構成し、前記第２容量素子は、電源ライン間に配置される電源安定化容量素子を構成するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
ＭＩＳＦＥＴで構成された容量素子のリーク電流を低減して安定動作を実現することができる。
また、低電源電圧でも安定して動作する容量素子を製造工程の増加なしに形成することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施形態の半導体集積回路装置は、本発明をＣＭＯＳ(Complementary Metal Oxide Semiconductor)ゲートアレイに適用した例である。このＣＭＯＳゲートアレイが形成された半導体チップを図１に示す。
本実施形態の半導体集積回路装置は、本発明をＣＭＯＳ(Complementary Metal Oxide Semiconductor)ゲートアレイに適用した例である。このＣＭＯＳゲートアレイが形成された半導体チップを図１に示す。
例えば、単結晶シリコンからなる半導体チップ１Ａの主面の中央部には、ゲートアレイの論理部を構成する多数の基本セル２が図のＸ方向およびＹ方向に沿ってマトリクス状に配置されている。各基本セル２は、図１には示さないｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐ１を所定数組み合わせて構成されており、各基本セル２内のＭＩＳＦＥＴ（Ｑｎ１、Ｑｐ１）間および基本セル２間を論理設計に基づいて結線することによって、所望の論理機能を実現している。
上記論理機能を実現するための結線は、例えばＣＡＤ(Computer Aided Design)を用いた自動配置配線システム（ＤＡ；Design Automation）により行われる。自動配置配線システムは、マクロセルなどを用いて設計、検証された論理回路を半導体チップ１Ａ上に自動的にレイアウトすると共に、この論理回路上に仮想的に設定されたＸ−Ｙ格子座標に配線を自動的にレイアウトして論理回路間を結線する。
本実施形態のゲートアレイは、特に限定されないが、例えば７層配線を有しており、第１層目の配線から第６層目の配線（信号用配線および電源用配線）まではＣｕ（銅）を主体とする金属で構成され、第７層目の配線（電源用配線）はＡｌ（アルミニウム）合金を主体とする金属で構成されている。
上記論理部の周辺近傍には、外部の参照クロックを所定周波数のクロックに変換して内部回路に出力するアナログＰＬＬ(Phase Lock Loop)回路３が配置されている。このＰＬＬ回路３は、例えば図２に示すように、位相比較器ＰＦＣ、チャージポンプ回路Ｃ．Ｐ．、電圧−電流変換回路ＶＩ１〜ＶＩ３、時間−電流変換回路ＴＩ、発振回路Ｃ．Ｃ．Ｏ．および分周器によって構成されている。
上記ＰＬＬ回路３内のチャージポンプ回路Ｃ．Ｐ．は、例えば図３に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎ２,Ｑｎ３、ｐチャネル型ＭＩＳＦＥＴＱｐ２,Ｑｐ３および容量素子Ｃ１などによって構成されている。容量素子Ｃ１の一方の電極はＧＮＤ（０Ｖ）が印加され、容量素子Ｃ１の他方の電極はｎチャネル型ＭＩＳＦＥＴＱｎ３およびｐチャネル型ＭＩＳＦＥＴＱｐ３のドレインに電気的に接続される。ｎチャネル型ＭＩＳＦＥＴＱｎ３およびｐチャネル型ＭＩＳＦＥＴＱｐ３のドレインは、電圧−電流変換回路ＶＩ１，ＶＩ２の入力に電気的に接続される。チャージポンプ回路Ｃ．Ｐ．は、位相比較器ＰＦＣから出力される位相差信号（ＵＰ、ＤＮ）に応じた電荷を容量素子Ｃ１に蓄積することによって所定レベルの電圧を生成し、これを出力電圧（ＣＰＯＵＴ）として電圧−電流変換回路ＶＩ１〜ＶＩ２に出力する。
前記論理部の周囲には、複数の入出力（Ｉ／Ｏ）バッファ回路４が論理部を取り囲むように配置されている。各入出力バッファ回路４は、図１には示さないｎチャネル型ＭＩＳＦＥＴＱｎ４およびｐチャネル型ＭＩＳＦＥＴＱｐ４を所定数組み合わせて構成されており、これらのＭＩＳＦＥＴ（Ｑｎ４、Ｑｐ４）間の結線パターンを変えることによって、図４（ａ）に示すような入力バッファ回路、図４（ｂ）に示すような出力バッファ回路あるいは図示しない双方向性バッファ回路などの回路機能が形成されるようになっている。
上記入出力バッファ回路４の周囲には、外部装置との電気的な接続を取るためのボンディングパッド（外部端子）ＢＰが半導体チップ１Ａの各辺に沿って一列に配置されている。これらのボンディングパッドＢＰは、入出力バッファ回路４の配列に対応する位置に配置されており、各ボンディングパッドＢＰとそれに対応する入出力バッファ回路４とは、図示しない配線を介して電気的に接続されている。
図５は、上記ＣＭＯＳゲートアレイが形成された半導体基板（以下、単に基板という）１の要部断面図である。同図の左側部分は基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１）が形成された領域、中央部分はチャージポンプ回路Ｃ．Ｐ．の容量素子Ｃ１が形成された領域、右側部分は入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）が形成された領域を示している。
基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１）のうち、ｎチャネル型ＭＩＳＦＥＴＱｎ１は、基板１のｐ型ウエル７に形成され、主としてゲート酸化膜９Ａ、ゲート電極１０Ａおよびｎ＋型半導体領域（ソース、ドレイン）１３によって構成されている。また、ｐチャネル型ＭＩＳＦＥＴＱｐ１は、基板１のｎ型ウエル８に形成され、主としてゲート絶縁膜であるゲート酸化膜９Ａ、ゲート電極１０Ｂおよびｐ＋型半導体領域（ソース、ドレイン）１４によって構成されている。
上記ＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１）のゲート酸化膜９Ａは、論理機能の高速化、高性能化を推進するために、薄い膜厚（例えば２．５nm〜３nm）で形成されている。また、上記ＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１）のゲート電極１０Ａ、１０Ｂは、ゲートの大規模化を推進するために、それらのゲート長が回路の最小加工寸法（例えば０．１４μm）で形成され、かつ低抵抗化を推進するために、多結晶シリコン膜の上部にＷＮ膜などのバリアメタルおよびＷ（タングステン）膜を積層した、いわゆるポリメタル構造で構成されている。さらに、上記ゲート電極１０Ａ、１０Ｂは、しきい値電圧（Ｖth）を低くして回路の低電圧化、低消費電力化を推進するために、ゲート電極１０Ａの一部を構成する多結晶シリコン膜にｎ型不純物（例えばＡｓ（ヒ素））をドープし、ゲート電極１０Ｂの一部を構成する多結晶シリコン膜にｐ型不純物（Ｂ（ホウ素））をドープした、いわゆるデュアルゲート構造で構成されている。
一方、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）のうち、ｎチャネル型ＭＩＳＦＥＴＱｎ４は、基板１のｐ型ウエル７に形成され、主としてゲート絶縁膜であるゲート酸化膜９Ｂ、ゲート電極１０Ｃおよびｎ＋型半導体領域（ソース、ドレイン）１３によって構成されている。また、ｐチャネル型ＭＩＳＦＥＴＱｐ４は、基板１のｎ型ウエル８に形成され、主としてゲート酸化膜９Ｂ、ゲート電極１０Ｄおよびｐ＋型半導体領域（ソース、ドレイン）１４によって構成されている。
上記ＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）は、前記基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１）よりも緩いデザインルールで形成されている。また、外部とのインターフェースに使用されるこれらのＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）は、内部回路を構成するＭＩＳＦＥＴの動作電圧（例えば１．５Ｖ）よりも高い電圧（例えば３．３Ｖ）で動作するため、耐圧確保の観点から、それらのゲート酸化膜９Ｂが厚い膜厚（例えば６．５nm）で形成されている。すなわち、ゲート酸化膜９Ｂの膜厚は、ゲート酸化膜９Ａの膜厚よりも厚く構成される。なお、これらのＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）のゲート電極１０Ｃ、１０Ｄは、基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１）のゲート電極１０Ａ、１０Ｂと同様な、ポリメタル構造かつデュアルゲート構造で構成されている。
チャージポンプ回路Ｃ．Ｐ．の容量素子Ｃ１は、基板１のｎ型ウエル８に形成され、主としてゲート酸化膜９Ｂ、ゲート電極１０Ｅおよびｎ型ウエル８に接地電圧（ＧＮＤ）を印加するためのｎ＋型半導体領域１３によって構成されている。すなわち、容量素子Ｃ１は、ｐチャネル型ＭＩＳＦＥＴで構成されている。また、ｎ型ウエル８は容量素子Ｃ１の一方の電極として作用し、ゲート電極１０Ｅは容量素子Ｃ１の他方の電極として作用し、ゲート酸化膜９Ｂは容量素子Ｃ１の誘導体膜として作用する。この容量素子Ｃ１は、例えば５０ｐＦ〜１００ｐＦ程度の静電容量を確保するために、１×１０−４cm２程度の大面積で構成されている。
上記容量素子Ｃ１のゲート酸化膜９Ｂは、リーク電流を低減するために、前記入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）のゲート酸化膜９Ｂと同じ厚い膜厚（例えば６．５nm）で形成されている。また、上記容量素子Ｃ１のゲート電極１０Ｅは、前記基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１）のゲート電極１０Ａ、１０Ｂおよび入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）のゲート電極１０Ｃ、１０Ｄと同じくポリメタル構造で構成されている。さらに、上記容量素子Ｃ１は、低い電源電圧でも安定に動作するよう、ゲート電極１０Ｅの一部を構成する多結晶シリコン膜にｎ型不純物（例えばＡｓ）がドープされている。
図６は、ｐチャネル型ＭＩＳＦＥＴで構成された上記容量素子Ｃ１のＶｇ−Ｃ特性を示す図である。
上記容量素子Ｃ１は、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）と同じ厚い膜厚のゲート酸化膜９Ｂを使用しているため、基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１）と同じ薄い膜厚のゲート酸化膜９Ａを使用して作成した容量素子に比べてリーク電流が少ない。その反面、ｐチャネル型ＭＩＳＦＥＴの蓄積領域を容量素子として使用する場合は、図６の破線で示すように、ゲート入力電圧が低い領域において安定した容量が得られない。そこで、本実施の形態では、ゲート電極１０Ｅの一部を構成する多結晶シリコン膜にｎ型不純物（例えばＡｓ）をドープし、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を高くする。これにより、図６の実線で示すように、ゲート入力電圧が低い領域でも安定した容量が得られるようになるので、チャージポンプ回路Ｃ．Ｐ．の出力電圧（ＣＰＯＵＴ）が高い領域においても低い領域においても安定した容量を得ることができる。
前記図５に示すように、上記ＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１,Ｑｎ４,Ｑｐ４）および容量素子Ｃ１のそれぞれの上部には、２層の層間絶縁膜である酸化シリコン膜１７、３１が形成されている。また、酸化シリコン膜１７に形成されたコンタクトホール１８〜２２の内部にはプラグ電極２３が形成され、プラグ電極２３の上部には第１層目の配線２４〜３０が形成されている。プラグ電極２３は、例えば銅とＴａＮなどのバリアメタル、またはタングステン膜とＴｉＮ膜で構成される。さらに、これらの配線２４〜３０の上部には層間絶縁膜を挟んで６層の配線が形成されているが、それらの図示は省略する。
次に、本実施形態のＣＭＯＳゲートアレイの製造方法を図７〜図１９を用いて説明する。
まず、図７に示すように、基板１の素子分離領域に形成した溝の内部に例えば酸化シリコン膜６を埋め込んで素子分離溝５を形成する。次に、図示しないフォトレジスト膜をマスクにして基板１の一部にｎ型不純物（例えばＰ（リン））をイオン注入し、他の一部にｐ型不純物（例えばＢ）をイオン注入した後、基板１を熱処理して上記不純物を拡散させることによって、ｐ型ウエル７およびｎ型ウエル８を形成する。
次に、図８に示すように、基板１を熱酸化することによって基板１（ｐ型ウエル７およびｎ型ウエル８）の表面に膜厚３nm〜４nm程度の薄いゲート酸化膜９を形成した後、図９に示すように、容量素子領域（図の中央部分）および入出力バッファ回路領域（図の右側部分）の基板１の上部を例えばフォトレジスト膜４１で覆い、基本セル領域（図の左側部分）のゲート酸化膜９をウェットエッチングで除去する。
次に、フォトレジスト膜４１を除去した後、図１０に示すように、基板１を熱酸化することによって、基本セル領域の基板１（ｐ型ウエル７およびｎ型ウエル８）の表面に膜厚２．５nm〜３nm程度の薄いゲート酸化膜９Ａを形成する。このとき、容量素子領域および入出力バッファ回路領域の基板１（ｐ型ウエル７およびｎ型ウエル８）の表面に形成された前記酸化シリコン膜９が成長して膜厚６．５nm程度の厚いゲート酸化膜９Ｂとなる。この後、ゲート酸化膜９Ａ、９Ｂに窒化処理を施しても良い。
次に、図１１に示すように、基板１上にＣＶＤ法で膜厚７０nm程度の多結晶シリコン膜４２を堆積した後、図１２に示すように、基本セル領域のｐ型ウエル７の上部、容量素子領域の基板１（ｎ型ウエル８）の上部および入出力バッファ回路領域のｐ型ウエル７の上部を例えばフォトレジスト膜４３で覆い、基本セル領域のｎ型ウエル８の上部の多結晶シリコン膜４２および入出力バッファ回路領域のｎ型ウエル８の上部の多結晶シリコン膜４２にｐ型不純物（Ｂ）をイオン注入する。
上記ｐ型不純物のイオン注入は、基本セル２の一部を構成するｐチャネル型ＭＩＳＦＥＴＱｐ１のゲート電極１０Ｂおよび入出力バッファ回路４の一部を構成するｐチャネル型ＭＩＳＦＥＴＱｐ４のゲート電極１０Ｄをｐ型にするために行う。
次に、フォトレジスト膜４３を除去した後、図１３に示すように、基本セル領域のｎ型ウエル８の上部および入出力バッファ回路領域のｎ型ウエル８の上部をフォトレジスト膜４４で覆い、基本セル領域のｐ型ウエル７の上部の多結晶シリコン膜４２、容量素子領域の基板１（ｎ型ウエル８）の上部の多結晶シリコン膜４２および入出力バッファ回路領域のｐ型ウエル７の上部の多結晶シリコン膜４２にｎ型不純物（Ａｓ）をイオン注入する。
上記ｎ型不純物のイオン注入は、基本セル２の他の一部を構成するｎチャネル型ＭＩＳＦＥＴＱｎ１のゲート電極１０Ａおよび入出力バッファ回路４の他の一部を構成するｎチャネル型ＭＩＳＦＥＴＱｎ４のゲート電極１０Ｃをｎ型にするために行う。また、このイオン注入によって容量素子Ｃ１のゲート電極１０Ｅがｎ型になるため、容量素子Ｃ１を構成するｐチャネル型ＭＩＳＦＥＴのしきい値電圧が高くなる（前記図６参照）。
このように、上記の製造方法では、ｎチャネル型ＭＩＳＦＥＴＱｎ１のゲート電極１０Ａおよびｎチャネル型ＭＩＳＦＥＴＱｎ４のゲート電極１０Ｃをｎ型にするためのイオン注入工程を利用して容量素子Ｃ１のゲート電極１０Ｅにｎ型不純物を導入する。すなわち、上記の製造方法では、容量素子Ｃ１のゲート電極１０Ｅにｎ型不純物を導入するに際して、別途フォトマスクを用意したり、イオン注入を行ったりする必要はなく、製造工程を増やさずに容量素子Ｃ１のゲート電極１０Ｅにｎ型不純物を導入することができる。
次に、フォトレジスト膜４４を除去した後、図１４に示すように、多結晶シリコン膜４２の上部にスパッタリング法で膜厚５nm程度のＷＮ膜４５および膜厚１００nm程度のＷ膜４６を堆積し、さらにその上部にＣＶＤ法で膜厚５０nm程度のキャップ絶縁膜である窒化シリコン膜１５を堆積する。
次に、図１５に示すように、フォトレジスト膜４７をマスクにして窒化シリコン膜１５、Ｗ膜４６、ＷＮ膜４５および多結晶シリコン膜４２を順次ドライエッチングすることによって、基本セル領域にゲート電極１０Ａ、１０Ｂを形成し、入出力バッファ回路にゲート電極１０Ｃ、１０Ｄを形成し、容量素子領域にゲート電極１０Ｅを形成する。なお、ゲート電極１０Ａ〜１０Ｅは、ポリメタル以外の材料、例えば多結晶シリコン膜で形成したり、多結晶シリコン膜の上部にタングステンシリサイド（ＷＳｉ）膜を積層したポリサイド膜で形成したりしてもよい。
次に、フォトレジスト膜４７を除去した後、図１６に示すように、図示しないフォトレジスト膜をマスクにして基本セル領域のｎ型ウエル８および入出力バッファ回路領域のｎ型ウエル８にｐ型不純物（例えばＢ）をイオン注入することによってｐ−型半導体領域１２を形成し、基本セル領域のｐ型ウエル７、容量素子領域のｎ型ウエル８および入出力バッファ回路領域のｐ型ウエル７にｎ型不純物（例えばＰ）をイオン注入することによってｎ−型半導体領域１１を形成する。ｎ−型半導体領域１１およびｐ−型半導体領域１２は、基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１）、容量素子Ｃ１を構成するＭＩＳＦＥＴおよび入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）をＬＤＤ(Lightly Doped Drain)構造にするために形成する。
次に、図１７に示すように、基板１上に例えばＣＶＤ法で堆積した窒化シリコン膜（図示せず）を異方的にエッチングしてゲート電極１０Ａ〜１０Ｅの側壁にサイドウォールスペーサ１６を形成した後、図示しないフォトレジスト膜をマスクにして基本セル領域のｎ型ウエル８および入出力バッファ回路領域のｎ型ウエル８にｐ型不純物（例えばＢ）をイオン注入することによってｐ＋型半導体領域（ソース、ドレイン）１４を形成し、基本セル領域のｐ型ウエル７、容量素子領域のｎ型ウエル８および入出力バッファ回路領域のｐ型ウエル７にｎ型不純物（例えばＰ）をイオン注入することによってｎ＋型半導体領域（ソース、ドレイン）１３を形成する。ここまでの工程により、基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１）、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）および容量素子Ｃ１が完成する。
次に、図１８に示すように、基板１上にＣＶＤ法で酸化シリコン膜１７を堆積し、続いてフォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜１７にコンタクトホール１８〜２２を形成した後、コンタクトホール１８〜２２の内部にプラグ電極２３を形成する。プラグ電極２３を形成するには、例えばコンタクトホール１８〜２２の内部および酸化シリコン膜１７の上部にＣＶＤ法でＴｉＮ膜２３ａおよびＷ膜２３ｂを堆積した後、コンタクトホール１８〜２２の外部のＷ膜２３ｂおよびＴｉＮ膜２３ａを化学機械研磨法で除去する。
次に、図１９に示すように、酸化シリコン膜１７の上部にＣＶＤ法で酸化シリコン膜３１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜３１に配線溝４８〜５４を形成する。
その後、配線溝４８〜５４の内部に第１層目の配線２４〜３０を形成することによって、前記図５に示すＣＭＯＳゲートアレイが得られる。第１層目の配線２４〜３０を形成するには、例えば配線溝４８〜５４の内部および酸化シリコン膜３１の上部にＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、配線溝４８〜５４の外部のＷ膜およびＴｉＮ膜を化学機械研磨法で除去する。また、第１層目の配線２４〜３０は、配線溝４８〜５４の内部および酸化シリコン膜３１の上部にＴａＮ膜を形成し、ＴａＮ膜上にＣｕシード膜を形成した後、例えばメッキ法によりＣｕ膜を形成し、その後Ｃｕシード膜、Ｃｕ膜を化学機械研磨法で除去する。
本実施形態によれば、ＰＬＬ回路３の容量素子Ｃ１の一部を構成するゲート酸化膜９Ｂを入出力バッファ回路４のＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）の一部を構成するゲート酸化膜９Ｂを同じ厚い膜厚で構成することにより、ＣＭＯＳゲートアレイを微細化してもリーク電流の少ない容量素子Ｃ１を得ることができる。
また、本実施形態によれば、フォトマスクの枚数やイオン注入工程を増やすことなく、上記容量素子Ｃ１を形成することができる。
（実施の形態２）
前述したＰＬＬ回路３の容量素子Ｃ１は、図２０に示すようなｎチャネル型ＭＩＳＦＥＴで構成してもよい。この容量素子Ｃ１は、基板１のｐ型ウエル７に形成され、主としてゲート酸化膜９Ｂ、ゲート電極１０Ｅおよびｎ＋型半導体領域１３によって構成される。
前述したＰＬＬ回路３の容量素子Ｃ１は、図２０に示すようなｎチャネル型ＭＩＳＦＥＴで構成してもよい。この容量素子Ｃ１は、基板１のｐ型ウエル７に形成され、主としてゲート酸化膜９Ｂ、ゲート電極１０Ｅおよびｎ＋型半導体領域１３によって構成される。
上記容量素子Ｃ１のゲート酸化膜９Ｂは、リーク電流を低減するために、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）のゲート酸化膜９Ｂと同じ厚い膜厚（例えば６．５nm）で形成される。また、上記容量素子Ｃ１は、低い電源電圧でも安定に動作するよう、ｐ型ウエル７にｎ型不純物（例えばＡｓ）がドープされ、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が、他のｎチャネル型ＭＩＳＦＥＴＱｎ４のしきい値電圧よりも下げられている。
図２１は、ｎチャネル型ＭＩＳＦＥＴで構成された上記容量素子Ｃ１のＶｇ−Ｃ特性を示す図である。
上記容量素子Ｃ１は、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）と同じ厚い膜厚のゲート酸化膜９Ｂを使用しているため、薄い膜厚のゲート酸化膜９Ａを使用した場合に比べてリーク電流が減少する。その反面、ｎチャネル型ＭＩＳＦＥＴの反転領域を容量素子として使用する場合は、図２１の破線で示すように、ゲート酸化膜厚の増加によってしきい値電圧が高くなるので、ゲート入力電圧が低い領域において安定した容量が得られなくなる。そこで、ｐ型ウエル７にｎ型不純物（例えばＡｓ）をドープし、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低くすることにより、図２１の実線で示すように、ゲート入力電圧が低い領域でも安定した容量が得られるようになる。
ｎチャネル型ＭＩＳＦＥＴで構成された上記容量素子Ｃ１は、次のような方法で形成する。
まず、図２２に示すように、基板１の素子分離領域に素子分離溝５を形成した後、図示しないフォトレジスト膜をマスクにして基板１の一部にｎ型不純物（例えばＰ）をイオン注入し、他の一部にｐ型不純物（例えばＢ）をイオン注入した後、基板１を熱処理して上記不純物を拡散させることにより、ｐ型ウエル７およびｎ型ウエル８を形成する。このとき、本実施の形態では、容量素子領域の基板１にｐ型ウエル７を形成する。
次に、図２３に示すように、基本セル領域の上部および入出力バッファ回路領域の上部をフォトレジスト膜６０で覆い、容量素子領域の基板１であるｐ型ウエル７にｎ型不純物（Ａｓ）をイオン注入する。このイオン注入は、容量素子Ｃ１を構成するｎチャネル型ＭＩＳＦＥＴのしきい値電圧を下げるために行う。
次に、フォトレジスト膜６０を除去した後、図２４に示すように、基板１を熱酸化することによって、基板１（ｐ型ウエル７およびｎ型ウエル８）の表面に膜厚２．５nm〜３nm程度の薄いゲート酸化膜９Ａを形成する。
次に、図２５に示すように、基本セル領域の基板１（ｐ型ウエル７およびｎ型ウエル８）の上部を窒化シリコンのような耐酸化性の絶縁膜６１で覆った状態で基板１を熱酸化する。このとき、容量素子領域および入出力バッファ回路領域の基板１（ｐ型ウエル７およびｎ型ウエル８）の表面に形成された前記酸化シリコン膜９Ａが成長して膜厚６．５nm程度の厚いゲート酸化膜９Ｂとなる。なお、膜厚の異なる上記２種のゲート酸化膜９Ａ、９Ｂは、前記実施の形態１と同じ方法で形成してもよい。
その後、基本セル領域の絶縁膜６１を除去し、さらに前記実施の形態１の図１１〜図１７に示す工程に従って、基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ１,Ｑｐ１）、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）および容量素子Ｃ１を形成する。
このように、ｎチャネル型ＭＩＳＦＥＴで容量素子Ｃ１を構成した場合においても、その一部を構成するゲート酸化膜９Ｂを入出力バッファ回路４のＭＩＳＦＥＴ（Ｑｎ４,Ｑｐ４）と同じ厚いゲート酸化膜９Ｂで構成することにより、リーク電流を低減することができる。
また、ｐ型ウエル７にｎチャネル型ＭＩＳＦＥＴで構成された容量素子Ｃ１を形成する場合は、このｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのイオン注入工程とフォトマスクとが別途必要になる（図２３参照）。しかし、ｎチャネル型ＭＩＳＦＥＴの反転領域を使用する本実施の形態の容量素子Ｃ１は、ｐチャネル型ＭＩＳＦＥＴの蓄積領域を使用する容量素子に比べると、ゲート入力電圧が低い領域においてより安定した容量が得られるという利点がある。
（実施の形態３）
前記実施の形態１、２では、ＣＭＯＳゲートアレイに適用した場合について説明したが、例えば図２６に示すような、論理ブロック、ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)などのマクロセルを備えたスタンダードセル方式の特定用途向けＬＳＩに適用することもできる。この場合も、入出力バッファ回路４を構成するＭＩＳＦＥＴ、あるいはＤＲＡＭやＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴＱM，ＱSと同じ厚いゲート酸化膜９Ｂを使ってアナログＰＬＬ回路内のアナログ回路用容量素子を形成することにより、前記実施の形態１と同様の効果を得ることができる。
前記実施の形態１、２では、ＣＭＯＳゲートアレイに適用した場合について説明したが、例えば図２６に示すような、論理ブロック、ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)などのマクロセルを備えたスタンダードセル方式の特定用途向けＬＳＩに適用することもできる。この場合も、入出力バッファ回路４を構成するＭＩＳＦＥＴ、あるいはＤＲＡＭやＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴＱM，ＱSと同じ厚いゲート酸化膜９Ｂを使ってアナログＰＬＬ回路内のアナログ回路用容量素子を形成することにより、前記実施の形態１と同様の効果を得ることができる。
また、ゲートアレイやスタンダードセルだけでなく、例えばマイクロコンピュータ（マイコン）など、ゲート酸化膜厚の異なる２種以上のＭＩＳＦＥＴを使って回路を構成するＬＳＩに広く適用することができる。例えばマイクロコンピュータの場合は、マイクロプロセッサユニットを構成するＭＩＳＦＥＴの薄いゲート酸化膜９Ａではなく、入出力バッファ回路やメモリ回路を構成するＭＩＳＦＥＴと同じ厚いゲート酸化膜９Ｂを使ってアナログＰＬＬ回路内のアナログ回路用容量素子を形成すればよい。
また、本発明の適用対象となる容量素子は、上記したアナログＰＬＬ回路内のアナログ回路用容量素子に限定されるものではなく、例えば図２７に示すような、アナログ回路またはデジタル回路の電源ライン（Ｖdd、Ｖss）間にノイズ対策として接続される電源安定化容量素子Ｃ２や、図２８に示すような、フィルタ容量素子Ｃ３などに適用することもできる。
厚いゲート酸化膜９Ｂを使って容量素子を形成した場合、リーク電流を低減することができる反面、薄いゲート酸化膜９Ａを使って容量素子を形成した場合に比べて単位面積当たりの容量は小さくなる。従って、容量素子の使用目的に応じてゲート酸化膜の膜厚を使い分ける必要がある。
図２９（ａ）に示すように、チップ面積が大きく、回路消費電力も大きいような場合は、例えばアナログＰＬＬ回路内の容量素子Ｃ１および電源安定化容量素子Ｃ２は、共に厚いゲート酸化膜９Ｂを使って形成する。この場合、アナログＰＬＬ回路内の容量素子Ｃ１は、低い電圧でも安定した容量が得られるよう、ｐチャネル型ＭＩＳＦＥＴで構成するが、電源安定化容量素子Ｃ２は、ゲート電極を電源（Ｖdd）に固定するので、ｐチャネル型ＭＩＳＦＥＴでもｎチャネル型ＭＩＳＦＥＴでもよい。
また、図２９（ｂ）に示すように、チップ面積が小さく、回路消費電力も小さいような場合は、例えばリーク電流が特に問題となるアナログＰＬＬ回路内の容量素子Ｃ１のみ厚いゲート酸化膜９Ｂを使ったｐチャネル型ＭＩＳＦＥＴで構成し、電源安定化容量素子Ｃ２は、その面積を小さくするために薄いゲート酸化膜９Ａを使用する。この場合も電源安定化容量素子Ｃ２は、ゲート電極を電源（Ｖdd）に固定するので、ｐチャネル型ＭＩＳＦＥＴでもｎチャネル型ＭＩＳＦＥＴでもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、ＭＩＳＦＥＴで構成された容量素子を有する半導体集積回路装置に適用して有用な技術である。
１Ａ 半導体チップ
１ 半導体基板
２ 基本セル
３ アナログＰＬＬ回路
４ 入出力（Ｉ／Ｏ）バッファ回路
５ 素子分離溝
６ 酸化シリコン膜
７ ｐ型ウエル
８ ｎ型ウエル
９ ゲート酸化膜
９Ａ ゲート酸化膜（薄いゲート酸化膜）
９Ｂ ゲート酸化膜（厚いゲート酸化膜）
１０Ａ〜１０Ｅ ゲート電極
１１ ｎ−型半導体領域
１２ ｐ−型半導体領域
１３ ｎ＋型半導体領域（ソース、ドレイン）
１４ ｐ＋型半導体領域（ソース、ドレイン）
１５ 窒化シリコン膜
１６ サイドウォールスペーサ
１７ 酸化シリコン膜
１８〜２２ コンタクトホール
２３ プラグ電極
２４〜３０ 配線
３１ 酸化シリコン膜
４１ フォトレジスト膜
４２ 多結晶シリコン膜
４３、４４ フォトレジスト膜
４５ ＷＮ膜
４６ Ｗ膜
４７ フォトレジスト膜
４８〜５４ 配線溝
６０ フォトレジスト膜
６１ 絶縁膜
ＢＰ ボンディングパッド
Ｃ１〜Ｃ３容量素子
Ｃ．Ｃ．Ｏ． 発振回路
Ｃ．Ｐ． チャージポンプ回路
ＰＦＣ 位相比較器
ＴＩ 時間−電流変換回路
ＶＩ１〜ＶＩ３ 電圧−電流変換回路
１ 半導体基板
２ 基本セル
３ アナログＰＬＬ回路
４ 入出力（Ｉ／Ｏ）バッファ回路
５ 素子分離溝
６ 酸化シリコン膜
７ ｐ型ウエル
８ ｎ型ウエル
９ ゲート酸化膜
９Ａ ゲート酸化膜（薄いゲート酸化膜）
９Ｂ ゲート酸化膜（厚いゲート酸化膜）
１０Ａ〜１０Ｅ ゲート電極
１１ ｎ−型半導体領域
１２ ｐ−型半導体領域
１３ ｎ＋型半導体領域（ソース、ドレイン）
１４ ｐ＋型半導体領域（ソース、ドレイン）
１５ 窒化シリコン膜
１６ サイドウォールスペーサ
１７ 酸化シリコン膜
１８〜２２ コンタクトホール
２３ プラグ電極
２４〜３０ 配線
３１ 酸化シリコン膜
４１ フォトレジスト膜
４２ 多結晶シリコン膜
４３、４４ フォトレジスト膜
４５ ＷＮ膜
４６ Ｗ膜
４７ フォトレジスト膜
４８〜５４ 配線溝
６０ フォトレジスト膜
６１ 絶縁膜
ＢＰ ボンディングパッド
Ｃ１〜Ｃ３容量素子
Ｃ．Ｃ．Ｏ． 発振回路
Ｃ．Ｐ． チャージポンプ回路
ＰＦＣ 位相比較器
ＴＩ 時間−電流変換回路
ＶＩ１〜ＶＩ３ 電圧−電流変換回路
Claims (8)
- 半導体基板に、第１ＭＩＳＦＥＴと、第２ＭＩＳＦＥＴと、第１容量素子と、第２容量素子とを備える半導体集積回路装置であって、
前記第１ＭＩＳＦＥＴは、前記半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、
前記第２ＭＩＳＦＥＴは、前記半導体基板上に形成され、且つ、前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有し、
前記第１容量素子は、前記半導体基板に形成された前記第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第３ゲート電極とを有し、
前記第２容量素子は、前記半導体基板に形成された前記第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第４ゲート電極とを有し、
前記第１ゲート絶縁膜の膜厚は、３ｎｍ以下であり、
前記第１容量素子は、アナログＰＬＬ回路内の容量素子を構成し、
前記第２容量素子は、電源ライン間に配置される電源安定化容量素子を構成することを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、前記第４ゲート電極は、電源電圧に固定されることを特徴とする半導体集積回路装置。
- 請求項１記載の半導体集積回路装置において、前記第１容量素子は、蓄積領域を使用することを特徴とする半導体集積回路装置。
- 請求項１記載の半導体集積回路装置において、前記第１容量素子は、反転領域を使用することを特徴とする半導体集積回路装置。
- 請求項１〜４のいずれか一項に記載の半導体集積回路装置において、前記第１ＭＩＳＦＥＴは、マイクロプロセッサユニットを構成することを特徴とする半導体集積回路装置。
- 請求項１〜４のいずれか一項に記載の半導体集積回路装置において、前記第２ＭＩＳＦＥＴは、ＤＲＡＭのメモリセルを構成することを特徴とする半導体集積回路装置。
- 請求項１〜４のいずれか一項に記載の半導体集積回路装置において、前記第２ＭＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成することを特徴とする半導体集積回路装置。
- 請求項１〜４のいずれか一項に記載の半導体集積回路装置において、前記第２ＭＩＳＦＥＴは、入力回路または出力回路を構成することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011011795A JP5259749B2 (ja) | 2011-01-24 | 2011-01-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011011795A JP5259749B2 (ja) | 2011-01-24 | 2011-01-24 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007125356A Division JP4708388B2 (ja) | 2007-05-10 | 2007-05-10 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011091437A true JP2011091437A (ja) | 2011-05-06 |
| JP5259749B2 JP5259749B2 (ja) | 2013-08-07 |
Family
ID=44109330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011011795A Expired - Lifetime JP5259749B2 (ja) | 2011-01-24 | 2011-01-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5259749B2 (ja) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168054A (ja) * | 1987-12-23 | 1989-07-03 | Sharp Corp | 半導体集積回路装置 |
| JPH01293569A (ja) * | 1988-05-20 | 1989-11-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02224367A (ja) * | 1989-02-27 | 1990-09-06 | Ricoh Co Ltd | コンデンサをもつ半導体装置 |
| JPH05235289A (ja) * | 1992-02-19 | 1993-09-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPH05326841A (ja) * | 1992-05-25 | 1993-12-10 | Nec Corp | 半導体装置の製造方法 |
| JPH06283667A (ja) * | 1993-03-26 | 1994-10-07 | Toshiba Corp | 高電圧発生回路 |
| JPH07283729A (ja) * | 1994-04-05 | 1995-10-27 | Fujitsu Ltd | Ｐｌｌ集積回路および調整方法 |
| JPH088401A (ja) * | 1994-06-17 | 1996-01-12 | Toyota Motor Corp | 半導体装置の製造方法 |
| JPH08204142A (ja) * | 1995-01-24 | 1996-08-09 | Oki Electric Ind Co Ltd | ダイナミックランダムアクセスメモリ装置 |
| JPH118352A (ja) * | 1997-06-14 | 1999-01-12 | Toshiba Microelectron Corp | 半導体集積回路装置及びその製造方法 |
-
2011
- 2011-01-24 JP JP2011011795A patent/JP5259749B2/ja not_active Expired - Lifetime
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168054A (ja) * | 1987-12-23 | 1989-07-03 | Sharp Corp | 半導体集積回路装置 |
| JPH01293569A (ja) * | 1988-05-20 | 1989-11-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02224367A (ja) * | 1989-02-27 | 1990-09-06 | Ricoh Co Ltd | コンデンサをもつ半導体装置 |
| JPH05235289A (ja) * | 1992-02-19 | 1993-09-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPH05326841A (ja) * | 1992-05-25 | 1993-12-10 | Nec Corp | 半導体装置の製造方法 |
| JPH06283667A (ja) * | 1993-03-26 | 1994-10-07 | Toshiba Corp | 高電圧発生回路 |
| JPH07283729A (ja) * | 1994-04-05 | 1995-10-27 | Fujitsu Ltd | Ｐｌｌ集積回路および調整方法 |
| JPH088401A (ja) * | 1994-06-17 | 1996-01-12 | Toyota Motor Corp | 半導体装置の製造方法 |
| JPH08204142A (ja) * | 1995-01-24 | 1996-08-09 | Oki Electric Ind Co Ltd | ダイナミックランダムアクセスメモリ装置 |
| JPH118352A (ja) * | 1997-06-14 | 1999-01-12 | Toshiba Microelectron Corp | 半導体集積回路装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5259749B2 (ja) | 2013-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100840282B1 (ko) | 반도체 집적회로장치의 제조방법 | |
| US7968924B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US9275989B2 (en) | Capacitors positioned at the device level in an integrated circuit product and methods of making such capacitors | |
| US8609457B2 (en) | Semiconductor device with DRAM bit lines made from same material as gate electrodes in non-memory regions of the device, and methods of making same | |
| CN107026158B (zh) | 基于沟槽的电荷泵装置 | |
| US8609486B1 (en) | Methods for fabricating deep trench capacitors | |
| CN113078159B (zh) | 具有去耦电容的集成电路芯片及其制造方法 | |
| JP2007157892A (ja) | 半導体集積回路およびその製造方法 | |
| JP3998422B2 (ja) | 半導体集積回路装置 | |
| JP2008294111A (ja) | 半導体装置の製造方法 | |
| JP5259749B2 (ja) | 半導体集積回路装置 | |
| JP4708388B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP4565825B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2010171345A (ja) | 半導体装置 | |
| JP3892429B2 (ja) | 半導体集積回路装置の製造方法およびマスクパターンの生成方法 | |
| JP2008131023A (ja) | 半導体装置およびその製造方法 | |
| US20220293582A1 (en) | Gate dielectric layer protection | |
| TWI590419B (zh) | 動態隨機存取記憶體結構及其製造方法 | |
| KR100733448B1 (ko) | 반도체 소자의 게이트 전극, 이중 게이트 전극 및 이중게이트 전극을 구비한 반도체 소자 | |
| CN112652624A (zh) | 一种半导体结构及其制造方法 | |
| JP2006344676A (ja) | 半導体記憶素子およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130301 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130402 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130424 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160502 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5259749 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |