KR100733448B1 - 반도체 소자의 게이트 전극, 이중 게이트 전극 및 이중게이트 전극을 구비한 반도체 소자 - Google Patents

반도체 소자의 게이트 전극, 이중 게이트 전극 및 이중게이트 전극을 구비한 반도체 소자 Download PDF

Info

Publication number
KR100733448B1
KR100733448B1 KR1020060015575A KR20060015575A KR100733448B1 KR 100733448 B1 KR100733448 B1 KR 100733448B1 KR 1020060015575 A KR1020060015575 A KR 1020060015575A KR 20060015575 A KR20060015575 A KR 20060015575A KR 100733448 B1 KR100733448 B1 KR 100733448B1
Authority
KR
South Korea
Prior art keywords
film
diffusion barrier
gate electrode
semiconductor device
polysilicon
Prior art date
Application number
KR1020060015575A
Other languages
English (en)
Inventor
성민규
임관용
조흥재
이승룡
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060015575A priority Critical patent/KR100733448B1/ko
Application granted granted Critical
Publication of KR100733448B1 publication Critical patent/KR100733448B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 폴리실리콘 및 고융점 금속을 게이트 전극으로 사용하는 반도체 소자 제조시 이들 간의 반응에 의해 발생하는 게이트 전극 내 스트레스를 완화시킬 수 있는 반도체 소자의 게이트 전극, 그리고 상기 게이트 전극 기술을 적용한 이중 게이트 전극 및 이를 구비한 반도체 소자를 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 실리콘을 함유하여 형성된 게이트 도전막과, 상기 게이트 도전막 상에 열공정시 상기 실리콘이 반응함에 따라 발생하는 스트레스를 완화시키기 위해 형성된 확산방지막과, 상기 확산방지막 상에 형성된 게이트 금속막을 포함하는 반도체 소자의 게이트 전극을 제공한다.
게이트 전극, 이중 게이트 전극, 확산방지막, WN/WSiX, WN/TiN/Ti.

Description

반도체 소자의 게이트 전극, 이중 게이트 전극 및 이중 게이트 전극을 구비한 반도체 소자{GATE ELECTRODE OF SEMICONDUCTOR DEVICE, DUAL GATE ELECTRODE AND SEMICONDUCTOR DEVICE HAVING THE DUAL GATE}
도 1의 (a) 내지 (c)는 본 발명의 실시예1에 따른 반도체 소자의 게이트 전극을 도시한 단면도.
도 2는 도 1의 (a) 내지 (c)에서의 서로 다른 구조의 확산방지막에 따른 컨택저항 특성을 비교한 도면.
도 3은 도 1의 (a) 내지 (c)에서의 서로 다른 구조의 확산방지막에 따른 GOI(Gate Oxide Integrity) 특성을 비교한 도면.
도 4는 도 1의 (a) 내지 (c)에서의 서로 다른 구조의 확산방지막에 따른 보론(B) 농도를 비교한 도면.
도 5는 도 1의 (a) 내지 (c)에서의 서로 다른 구조의 확산방지막에 따른 면저항(sheet resistance) 특성을 비교한 도면.
도 6은 P+ 폴리실리콘막으로 이루어진 게이트 전극과 N+ 폴리실리콘막으로 이루어진 게이트 전극의 C-V(Capacitance-Voltage) 값을 비교한 결과도.
도 7은 본 발명의 실시예2에 따른 반도체 소자의 이중 게이트 전극을 도시한 단면도.
도 8은 본 발명의 실시예3에 따른 이중 게이트 전극을 구비한 반도체 소자를 도시한 단면도.
도 9a 내지 도 9e는 본 발명의 실시예3에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 20 : 기판 11, 21 : 게이트 산화막
12 : 폴리실리콘막 12a, 22a : N+ 폴리실리콘막
12b, 22b : P+ 폴리실리콘막 13, 23 : WSiX
14, 27 : TiN/Ti 15, 30 : WN
16, 32 : W 31a : 제1 확산방지막
31b : 제2 확산방지막 35a : 제1 게이트 전극
31b : 제2 게이트 전극
본 발명은 반도체 소자의 게이트에 관한 것으로, 특히 폴리 실리콘과 텅스텐이 적층된 반도체 소자의 게이트 전극, 이러한 구조를 갖는 반도체 소자의 이중(dual) 게이트 전극 및 이러한 이중 게이트 전극을 구비한 디램(DRAM) 소자에 관한 것이다.
일반적으로, 모스(MOS, Metal Oxide Semiconductor) 트랜지스터의 게이트 전극은 폴리실리콘막을 이용하여 형성하여 왔다. 이러한 폴리실리콘 게이트 전극은 그 형성공정이 안정하다는 장점이 있다. 그러나, 반도체 소자의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 형성시 사용되어 온 도핑된 폴리실리콘(doped polysilicon)은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길어, 고속동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다.
이러한 문제점은 반도체 소자의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 텅스텐, 티타늄 등의 고융점 금속 원소를 이용한 폴리사이드(polycide, 폴리실리콘/실리사이드(silicide))구조의 게이트 전극 기술이 대두되었다. 그러나, 이러한 폴리사이드 구조의 게이트 전극 또한 초고집적화된 반도체 소자의 동작 속도 향상에 한계가 있어 최근에는 텅스텐(W)과 같은 고융점 금속을 폴리실리콘 상에 적층시켜 게이트 전극으로 사용하는 기술에 대한 많은 연구 및 개발이 진행되고 있다.
그러나, 텅스텐과 폴리실리콘이 직접 접촉하는 W/폴리실리콘의 적층구조를 갖는 게이트 전극의 경우 후속 열공정시 WSiX가 형성되는 반응이 일어나 부피 팽창에 의한 스트레스(stress)가 발생하는 문제가 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 다음과 같은 여러가지 목적이 있다.
첫째, 폴리실리콘 및 고융점 금속을 게이트 전극으로 사용하는 반도체 소자 제조시 이들 간의 반응에 의해 발생하는 게이트 전극 내 스트레스를 완화시킬 수 있는 반도체 소자의 게이트 전극을 제공하는데 그 목적이 있다.
둘째, 상기 게이트 전극 형성기술을 적용한 반도체 소자의 이중 게이트 전극을 제공하는데 그 목적이 있다.
셋째, 상기 이중 게이트 전극을 구비한 반도체 소자를 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 폴리실리콘막; 상기 폴리실리콘막 상에 열공정시 상기 폴리실리콘막이 반응함에 따라 발생하는 스트레스를 완화시키기 위해 형성된 확산방지막; 및 상기 확산방지막 상에 형성된 텅스텐막을 포함하고, 상기 확산방지막은 텅스텐실리사이드막과 텅스텐질화막이 적층된 WN/WSiX(X는 자연수)의 적층막이거나 또는 티타늄막, 티타늄질화막 및 텅스텐질화막이 적층된 WN/TiN/Ti의 적층막인 것을 특징으로 하는 반도체 소자의 게이트 전극을 제공한다.
삭제
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, NMOS 트랜지스터가 형성될 제1 영역과 PMOS 트랜지스터가 형성될 제2 영역으로 정의된 기판 상에 형성된 게이트 절연막과, 상기 제1 영역의 상기 게이트 절연막 상에는 N형으로 도핑되고 상기 제2 영역의 상기 게이트 절연막 상에는 P형으로 도핑되어 형성되며 실리콘을 함유한 게이트 도전막과, 상기 제1 영역의 상기 게이트 도전막 상에 열공정시 상기 실리콘이 반응함에 따라 발생하는 스트레스를 완화시키기 위해 형성된 제1 확산방지막과, 상기 제2 영역의 상기 게이트 도전막 상에 열공정시 상기 실리콘이 반응함에 따라 발생하는 스트레스를 완화시키기 위해 상기 제1 확산방지막과 다른 구조로 형성된 제2 확산방지막과, 상기 제1 및 제2 확산방지막 상에 형성된 게이트 금속막을 포함하는 반도체 소자의 이중 게이트 전극을 제공한다.
또한, 상기 목적을 달성하기 위한 또다른 측면에 따른 본 발명은, 셀 트랜지스터가 형성될 셀 영역과 주변 논리회로를 구성하는 트랜지스터가 형성될 주변영역으로 정의된 기판 상에 형성된 게이트 절연막과, 상기 셀 영역의 상기 게이트 절연막 상에는 N형으로 도핑되고 상기 주변영역의 상기 게이트 절연막 상에는 P형으로 도핑되어 형성되며 실리콘을 함유한 게이트 도전막과, 상기 셀 영역의 상기 게이트 도전막 상에 열공정시 상기 실리콘이 반응함에 따라 발생하는 스트레스를 완화시키 기 위해 형성된 제1 확산방지막과, 상기 주변영역의 상기 게이트 도전막 상에 열공정시 상기 실리콘이 반응함에 따라 발생하는 스트레스를 완화시키기 위해 상기 제1 확산방지막과 다른 구조로 형성된 제2 확산방지막과, 상기 제1 및 제2 확산방지막 상에 형성된 게이트 금속막을 포함하는 이중 게이트 전극을 구비한 반도체 소자를 제공한다.
바람직하게, 상기 제1 확산방지막은 WN/WSiX(X는 자연수)의 적층구조로 형성되고, 상기 제2 확산방지막은 WN/TiN/Ti의 적층구조로 형성된다.
바람직하게, 상기 게이트 도전막은 폴리실리콘으로 이루어지고 상기 게이트 금속막은 텅스텐으로 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 1은 본 발명의 실시예1에 따른 반도체 소자의 게이트 전극을 도시한 단면도이다. 여기서는, 설명의 간략화를 위해 기판 및 기판 상에 형성되는 게이트 산화막의 도시는 생략하고 게이트 산화막 상부의 적층 구조물만을 도시하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예1에 따른 반도체 소자의 게이트 전극은 게이트 산화막 상에 형성된 폴리실리콘막(12)과, 폴리실리콘막(12) 상부에 형성된 텅스텐막(W, 16)과, 열공정시 발생하는 스트레스를 완화시키기 위해 폴리실리콘막(12)과 텅스텐막(16) 사이에 형성된 확산방지막(Diffusion barrier layer, 미도시)을 포함한다. 이때, 폴리실리콘막(12)은 일례로 보론(Boron)으로 도핑된 P+ 폴리실리콘으로 형성되어 있으나, 이는 인(Ph) 또는 비소(As)로 도핑된 N+ 폴리실리콘으로 형성될 수도 있다.
특히, 확산방지막은 도 1의 (a)에서와 같이 텅스텐질화막(WN, 15)으로 이루어지거나, 도 1의 (b)에서와 같이 WN(15)/WSiX(13)의 적층막으로 이루어지거나, 도 1의 (c)에서와 같이 WN(15)/TiN/Ti(14)의 적층막으로 이루어질 수 있다.
이와 같은 3가지 구조의 확산방지막을 구비한 게이트 전극은 서로 다른 전기적 특성을 나타내는데, 이하에서는 도 2 내지 도 5에서와 같은 실험결과를 토대로 이들의 서로 다른 전기적 특성을 설명하기로 한다.
먼저, 도 2는 도 1의 (a) 내지 (c)에서의 서로 다른 구조의 확산방지막에 따른 컨택저항 특성을 비교한 도면이다. 도 2를 참조하면, WN/TiN/Ti와 WN/WSiX의 경 우가 WN에 비하여 우수한 컨택저항 특성을 보임을 알 수 있다. 이는, WN/TiN/Ti와 WN/WSiX의 경우에는 폴리실리콘막 상부에 추가로 삽입한 TiN/Ti 또는 WSiX가 상부 WN 내부의 N이 열공정시 분해함에 따라 형성될 수 있는 Si-N 절연막(dielectric layer) 형성을 억제하기 때문이다.
도 3은 도 1의 (a) 내지 (c)에서의 서로 다른 구조의 확산방지막에 따른 GOI(Gate Oxide Integrity) 특성을 비교한 도면이다. 도 3을 참조하면, WN/WSiX의 경우 가장 좋은 GOI 특성을 나타내고, WN/TiN/Ti의 경우 가장 나쁜 GOI 특성을 나타냄을 알 수 있다. 이는, 폴리실리콘막 상부의 WSiX가 W 상부에 형성될 질화막 하드마스크에 의해 인가되는 스트레스를 완화시키기 때문이다.
도 4는 도 1의 (a) 내지 (c)에서의 서로 다른 구조의 확산방지막에 따른 보론(B) 농도를 비교한 도면이다. 도 4를 참조하면, 후속 열공정시 보론이 상부전극인 W 방향으로 확산(out-diffusion)되는 경향을 알 수 있는데, WN/WSiX의 경우 가장 많이 보론이 확산되어 폴리실리콘막 내부에 보론이 가장 적게 남게됨을 알 수 있다.
도 5는 도 1의 (a) 내지 (c)에서의 서로 다른 구조의 확산방지막에 따른 면저항(sheet resistance) 특성을 비교한 도면이다. 도 5를 참조하면, WN/TiN/Ti의 경우가 가장 큰 면저항 값을 보임을 알 수 있는데, 이는 증착시 결정상으로 성장되는 TiN/Ti 상부의 W 그레인 사이즈(grain size)가 변하기 때문이다.
이러한 실험결과를 살펴볼 때, W/WN/WSiX/폴리실리콘막의 적층구조가 컨택저항 및 GOI 측면에서 가장 유리한 장점을 가지나, P+ 폴리실리콘막으로 이루어진 게이트 전극에서는 열화된 폴리실리콘 공핍현상이 발생하는 단점이 있다.
도 6은 이러한 P+ 폴리실리콘막으로 이루어진 게이트 전극과 N+ 폴리실리콘막으로 이루어진 게이트 전극의 C-V(Capacitance-Voltage) 값을 비교한 결과도이다. 도 6을 참조하면, P+ 폴리실리콘막 내의 보론(B)이 확산되어 발생하는 폴리실리콘의 공핍현상 때문에 캐패시턴스 값이 N+ 폴리실리콘막에 비해 작다는 것을 알 수 있다. 이는, 게이트 산화막의 전기적 두께(CET; Capacitance Equivalent Thickness)가 증가함을 의미하는데, 이러할 경우 반치폭 100㎚ 이하의 소자의 경우 문턱전압 변화 값이 증가하게 되어 소자 특성을 저하시키는 문제점이 발생하게 된다. 즉, 폴리실리콘 공핍현상은 소자의 전기적 특성을 열화시키는 원인이 되는 것이다.
실시예2
상술한 바와 같이, 서로 다른 구조의 확산방지막은 각각 서로 다른 전기적 특성을 갖고, 이들은 장점과 단점을 동시에 갖게 된다. 따라서, 이러한 확산방지막을 소자에 적용시에는 각 소자의 특성에 도움이 되도록 이를 적절하게 적용할 수 있어야 한다. 이하에서는, 이러한 확산방지막을 적용한 반도체 소자의 이중 게이트 전극에 대해서도 살펴보기로 한다.
도 7은 본 발명의 실시예2에 따른 반도체 소자의 이중 게이트 전극을 도시한 단면도이다. 도 7에 도시된 바와 같이, 본 발명의 실시예2에 따른 이중 게이트 전극은 일반적인 이중 게이트 전극과 같이 NMOS 소자의 게이트 전극은 N-도프드 폴리실리콘막, 즉 N형 불순물이 도핑된 N+ 폴리실리콘막(12a)으로 이루어지고, PMOS 소자의 게이트 전극은 P-도프드 폴리실리콘막, 즉 P형 불순물이 도핑된 P+ 폴리실리콘막(12b)으로 이루어지는 구조를 갖는다. 또한, 이러한 이중 게이트 전극은 각각 게이트 산화막(11)을 통해 기판(10)과 전기적으로 분리되고, N+ 폴리실리콘막(12a) 및 P+ 폴리실리콘막(12b) 상부에는 상부전극으로 텅스텐막(W, 16)이 존재한다.
특히, N+ 폴리실리콘막(12a)과 텅스텐막(16) 사이에는 확산방지막으로 WN(15)/WSiX(13)의 적층막이 형성되고, P+ 폴리실리콘막(12b)과 텅스텐막 사이에는 확산방지막으로 WN(15)/TiN/Ti(14)의 적층막이 형성되는 것을 그 구성상 특징으로 한다.
이때, N+ 폴리실리콘막(12a)과 텅스텐막(16) 사이에 확산방지막으로 WN(15)/WSiX(13)의 적층막을 이용하는 이유는 낮은 컨택저항, 면저항 및 우수한 GOI 특성을 얻을 수 있고, 이는 NMOS 소자이므로 후속 열공정시 보론이 확산될 염려가 없으므로 폴리실리콘 공핍현상에 의한 전기적 특성 열화를 고려하지 않아도 되기 때문이다. 이는, 상기한 실시예1에서 실험결과를 토대로 'W/WN/WSiX/폴리실리콘막의 적층구조가 컨택저항 및 GOI 측면에서 가장 유리한 장점을 갖는다' 라고 설명한바 있다.
또한, P+ 폴리실리콘막(12b)과 텅스텐막(16) 사이에 확산방지막으로 WN(15)/TiN/Ti(14)의 적층막을 이용하는 이유는 낮은 컨택저항을 얻을 수 있으며 폴리실리콘 공핍현상에 의한 전기적 특성 열화를 방지할 수 있기 때문이다. 이는, 도 2 및 도 4에 대한 설명에서 상술한 바 있다.
실시예3
이하에서는, 상기 이중 게이트 전극 구조를 적용한 반도체 소자에 대해 설명하기로 한다. 여기서는, 일례로 디램(DRAM) 소자의 이중 게이트 전극에 대해 설명하기로 한다.
참고로, 디램 소자는 크게 데이터(data)를 저장하는 셀 영역과 기타 논리회로로 구성된 주변영역으로 구분되는데, 셀 영역은 데이터 저장을 하기 때문에 스위치 역할을 하는 NMOS 트랜지스터와 데이터 저장장소인 캐패시터(Capacitor)로 구성되는 반면 주변영역은 논리회로이기 때문에 NMOS, PMOS가 공존하는 CMOS 회로로 구성되어 있다. 이하에서는, 설명의 편의를 위해 셀 영역의 NMOS 소자, 주변영역의 PMOS 소자만을 도시하기로 한다.
도 8은 본 발명의 실시예3에 따른 이중 게이트 전극을 구비한 반도체 소자를 도시한 단면도이다.
도 8에 도시된 바와 같이 본 발명의 실시예3에 따른 반도체 소자는 셀 영역 (cell)과 주변영역(peri)으로 정의된 기판(20)과, 셀 영역(cell) 및 주변영역(peri) 별로 서로 다른 구조의 확산방지막을 구비한 제1 및 제2 게이트 전극(35a, 35b)을 포함한다.
특히, 제1 게이트 전극(35a)은 셀 영역(cell)을 구성하는 NMOS 트랜지스터의 게이트 전극으로, 게이트 산화막(21) 상에 게이트 도전층으로 형성된 N+ 폴리실리콘막(22a)과, N+ 폴리실리콘막(22a) 상부에 형성된 상부전극용 텅스텐막(W, 32)과, N+ 폴리실리콘막(22a)과 텅스텐막(32) 사이에 열공정시 발생하는 스트레스를 완화시키기 위해 형성된 제1 확산방지막(31a)으로 이루어진다. 이때, 제1 확산방지막(31a)은 WN(30)/WSiX(23)의 적층막으로 이루어지는 것을 그 특징으로 한다.
여기서, N+ 폴리실리콘막(22a)과 텅스텐막(32) 사이에 제1 확산방지막(31a)으로 WN(30)/WSiX(23)의 적층막을 이용하는 이유는 낮은 컨택저항, 면저항 및 우수한 GOI 특성을 얻을 수 있고, 이는 NMOS 트랜지스터의 게이트 전극이므로 후속 열공정시 보론이 확산될 염려가 없으므로 폴리실리콘 공핍현상에 의한 전기적 특성 열화를 고려하지 않아도 되기 때문이다. 이는, 상기한 실시예1에서 실험결과를 토대로 'W/WN/WSiX/폴리실리콘막의 적층구조가 컨택저항 및 GOI 측면에서 가장 유리한 장점을 갖는다' 라고 설명한바 있다.
또한, 제2 게이트 전극(35b)은 주변영역(peri)을 구성하는 CMOS 트랜지스터 중 PMOS 트랜지스터의 게이트 전극으로, 게이트 산화막(21) 상에 게이트 도전층으 로 형성된 P+ 폴리실리콘막(22b)과, P+ 폴리실리콘막(22b) 상부에 형성된 상부전극용 텅스텐막(32)과, P+ 폴리실리콘막(22b)과 텅스텐막(32) 사이에 열공정시 발생하는 스트레스를 완화시키기 위해 형성된 제2 확산방지막(31b)으로 이루어진다. 이때, 제2 확산방지막(31b)은 WN(30)/TiN/Ti(27)의 적층막으로 이루어지는 것을 그 특징으로 한다.
여기서, P+ 폴리실리콘막(22b)과 텅스텐막(32) 사이에 제2 확산방지막(31b)으로 WN(30)/TiN/Ti(27)의 적층막을 이용하는 이유는 낮은 컨택저항을 얻을 수 있으며 폴리실리콘 공핍현상에 의한 전기적 특성 열화를 방지할 수 있기 때문이다. 이는, 도 2 및 도 4에 대한 설명에서 상술한 바 있다.
이때, 면저항은 WN(30)/WSiX(23)의 적층막이 제2 확산방지막(31b)으로 이루어진 경우보다 증가하지만 주변영역(peri) 특히, 디램(DRAM) 소자의 주변영역은 센스앰프(Sense amp) 및 디코더(Decoder) 등의 독립된 트랜지스터로 이루어지기 때문에 게이트의 길이가 셀 영역(cell)에 비해 현저히 짧으므로 면저항 증가에 의한 트랜지스터의 신호 지연(delay)은 게이트 컨택저항의 영향에 비해 무시할 만한 수준이므로 문제가 되지 않는다. 또한, GOI 특성은 WN(30)/WSiX(23)의 적층막이 제2 확산방지막(31b)으로 이루어진 경우보다 열화되지만, 주변영역(peri)이 차지하는 게이트 산화막(21)의 면적은 셀 영역(cell)에 비해 현저히 작기 때문에 GOI 특성 열화가 디램 전체에 미치는 영향은 미미하여 문제가 되지 않는다.
따라서, 본 발명의 실시예2에 따른 이중 게이트 구조를 디램 소자와 같은 반도체 소자에 적용하는 경우에는 셀 영역(cell)과 주변영역(peri)에 각각 적합한 소자 특성을 확보할 수 있어 고속 동작특성에 유리하다는 효과가 있다.
도 9a 내지 도 9e는 본 발명의 실시예3에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정 단면도이다.
먼저, 도 9a에 도시된 바와 같이, 셀 영역(cell)과 주변영역(peri)으로 정의된 기판(20) 상에 게이트 산화막(21)을 형성한다. 그런 다음, 게이트 산화막(21) 상에 셀 영역(cell)에서는 N형으로 도핑되고 주변영역(peri)에서는 P형으로 도핑된 폴리실리콘막을 각 영역별로 형성한다. 예컨대, 인 또는 비소를 주입하여 N+ 폴리실리콘막(22a)을 형성한 후, 선택적으로 주변영역(peri)에서 PMOS 소자가 형성될 부분에만 보론을 주입하여 P+ 폴리실리콘막(22b)을 형성한다.
이어서, N+ 폴리실리콘막(22a) 및 P+ 폴리실리콘막(22b) 상에 확산방지막으로 WSiX(23, X는 자연수)를 증착한다. 이때, WSiX(23)는 100Å 이하의 두께로 증착한다.
이어서, 도 9b에 도시된 바와 같이, 셀 영역(cell)의 WSiX(23)를 덮는 구조의 포토레지스트 패턴(24)을 형성한 후, 식각공정(25)을 실시하여 포토레지스트 패턴(24)에 의해 노출된 주변영역(peri)의 WSiX(23)를 식각한다. 이로써, 셀 영역(cell)에만 확산방지막인 WSiX(23)가 잔류하게 된다.
이어서, 도 9c에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(24, 도 9b 참조)을 제거한 후, WSiX(23)를 포함한 전체 구조 상부의 단차를 따라 확산방지막으로 TiN/Ti 적층막(27)을 증착한다. 이때, TiN/Ti 적층막(27)은 100Å 이하의 두께로 증착한다.
이어서, 도 9d에 도시된 바와 같이, 주변영역(peri)의 TiN/Ti 적층막(27)을 덮는 구조의 포토레지스트 패턴(28)을 형성한 후, 식각공정(29)을 실시하여 포토레지스트 패턴(28)에 의해 노출된 셀 영역(cell)의 TiN/Ti 적층막(27)을 식각한다. 이로써, 주변영역(peri)에만 확산방지막인 TiN/Ti 적층막(27)이 잔류하게 된다.
이어서, 도 9e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(28, 도 9d 참조)을 제거한 후, 셀 영역(cell)의 WSiX(23) 및 주변영역(peri)의 TiN/Ti 적층막(27) 상에 확산방지막으로 WN(30)을 증착한다. 이로써, 셀 영역(cell)에는 WN(30)/WSiX(23)의 적층막으로 이루어진 제1 확산방지막(31a)이 형성되고, 주변영역(peri)에는 WN(30)/TiN/Ti(27)의 적층막으로 이루어진 제2 확산방지막(31b)이 형성된다.
이어서, WN막(30) 상에 상부전극으로 텅스텐막(32)을 증착한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 폴리실리콘 및 고융점 금속, 예컨대 텅스텐(W)을 게이트 전극으로 사용하는 반도체 소자 제조시 폴리실리콘과 텅스텐 간에 열공정시 스트레스를 완화시킬 수 있는 확산방지막을 형성시킴으로써, 후속 열공정시 게이트 전극의 스트레스를 억제할 수 있다.
또한, 본 발명에 의하면, 폴리실리콘 및 고융점 금속, 예컨대 텅스텐(W)을 게이트 전극으로 적용한 이중 게이트 전극 제조시 NMOS 영역에서는 WN/WSiX의 적층막을 확산방지막으로 사용하고, PMOS 영역에서는 WN/TiN/Ti의 적층막을 확산방지막으로 사용함으로써, NMOS 소자에서는 낮은 컨택저항, 면저항 및 우수한 GOI 특성을 얻을 수 있고, PMOS 소자에서는 낮은 컨택저항을 얻을 수 있으며 폴리실리콘 공핍현상에 의한 전기적 특성 열화를 방지할 수 있다.
또한, 본 발명에 의하면, 상기와 같은 구조의 이중 게이트 전극을 적용한 반도체 소자 제조시 셀 영역에서는 WN/WSiX의 적층막을 확산방지막으로 사용하고, 주변영역에서는 WN/TiN/Ti의 적층막을 확산방지막으로 사용함으로써, 셀 트랜지스터에서는 낮은 컨택저항, 면저항 및 우수한 GOI 특성을 얻을 수 있고, 주변 논리회로를 구성하는 트랜지스터에서는 낮은 컨택저항을 얻을 수 있으며 폴리실리콘 공핍현상에 의한 전기적 특성 열화를 방지할 수 있다.

Claims (14)

  1. 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 폴리실리콘막;
    상기 폴리실리콘막 상에 열공정시 상기 폴리실리콘막이 반응함에 따라 발생하는 스트레스를 완화시키기 위해 형성된 확산방지막; 및
    상기 확산방지막 상에 형성된 텅스텐막을 포함하고,
    상기 확산방지막은 텅스텐실리사이드막과 텅스텐질화막이 적층된 WN/WSiX(X는 자연수)의 적층막인 것을 특징으로 하는 반도체 소자의 게이트 전극.
  2. 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 폴리실리콘막;
    상기 폴리실리콘막 상에 열공정시 상기 폴리실리콘막이 반응함에 따라 발생하는 스트레스를 완화시키기 위해 형성된 확산방지막; 및
    상기 확산방지막 상에 형성된 텅스텐막을 포함하고,
    상기 확산방지막은 티타늄막, 티타늄질화막 및 텅스텐질화막이 적층된 WN/TiN/Ti의 적층막인 것을 특징으로 하는 반도체 소자의 게이트 전극.
  3. 제 1 항에 있어서,
    상기 폴리실리콘막은 N형 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 게이트 전극.
  4. 제 2 항에 있어서,
    상기 폴리실리콘막은 P형 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 게이트 전극.
  5. NMOS 트랜지스터가 형성될 제1 영역과 PMOS 트랜지스터가 형성될 제2 영역으로 정의된 기판 상에 형성된 게이트 절연막;
    상기 제1 영역의 상기 게이트 절연막 상에는 N형으로 도핑되고 상기 제2 영역의 상기 게이트 절연막 상에는 P형으로 도핑되어 형성되며 실리콘을 함유한 게이트 도전막;
    상기 제1 영역의 상기 게이트 도전막 상에 열공정시 상기 실리콘이 반응함에 따라 발생하는 스트레스를 완화시키기 위해 형성된 제1 확산방지막;
    상기 제2 영역의 상기 게이트 도전막 상에 열공정시 상기 실리콘이 반응함에 따라 발생하는 스트레스를 완화시키기 위해 상기 제1 확산방지막과 다른 구조로 형성된 제2 확산방지막; 및
    상기 제1 및 제2 확산방지막 상에 형성된 게이트 금속막
    을 포함하는 반도체 소자의 이중 게이트 전극.
  6. 제 5 항에 있어서,
    상기 제1 확산방지막은 WN/WSiX(X는 자연수)의 적층구조로 형성된 것을 특징으로 하는 반도체 소자의 이중 게이트 전극.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제2 확산방지막은 WN/TiN/Ti의 적층구조로 형성된 것을 특징으로 하는 반도체 소자의 이중 게이트 전극.
  8. 제 7 항에 있어서,
    상기 게이트 도전막은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 이중 게이트 전극.
  9. 제 8 항에 있어서,
    상기 게이트 금속막은 텅스텐으로 이루어지는 것을 특징으로 하는 반도체 소자의 이중 게이트 전극.
  10. 셀 트랜지스터가 형성될 셀 영역과 주변 논리회로를 구성하는 트랜지스터가 형성될 주변영역으로 정의된 기판 상에 형성된 게이트 절연막;
    상기 셀 영역의 상기 게이트 절연막 상에는 N형으로 도핑되고 상기 주변영역의 상기 게이트 절연막 상에는 P형으로 도핑되어 형성되며 실리콘을 함유한 게이트 도전막;
    상기 셀 영역의 상기 게이트 도전막 상에 열공정시 상기 실리콘이 반응함에 따라 발생하는 스트레스를 완화시키기 위해 형성된 제1 확산방지막;
    상기 주변영역의 상기 게이트 도전막 상에 열공정시 상기 실리콘이 반응함에 따라 발생하는 스트레스를 완화시키기 위해 상기 제1 확산방지막과 다른 구조로 형성된 제2 확산방지막; 및
    상기 제1 및 제2 확산방지막 상에 형성된 게이트 금속막
    을 포함하는 이중 게이트 전극을 구비한 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제1 확산방지막은 WN/WSiX(X는 자연수)의 적층구조로 형성된 것을 특징으로 하는 이중 게이트 전극을 구비한 반도체 소자.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제2 확산방지막은 WN/TiN/Ti의 적층구조로 형성된 것을 특징으로 하는 이중 게이트 전극을 구비한 반도체 소자.
  13. 제 12 항에 있어서,
    상기 게이트 도전막은 폴리실리콘으로 이루어진 것을 특징으로 하는 이중 게이트 전극을 구비한 반도체 소자.
  14. 제 13 항에 있어서,
    상기 게이트 금속막은 텅스텐으로 이루어진 것을 특징으로 하는 이중 게이트 전극을 구비한 반도체 소자.
KR1020060015575A 2006-02-17 2006-02-17 반도체 소자의 게이트 전극, 이중 게이트 전극 및 이중게이트 전극을 구비한 반도체 소자 KR100733448B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060015575A KR100733448B1 (ko) 2006-02-17 2006-02-17 반도체 소자의 게이트 전극, 이중 게이트 전극 및 이중게이트 전극을 구비한 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060015575A KR100733448B1 (ko) 2006-02-17 2006-02-17 반도체 소자의 게이트 전극, 이중 게이트 전극 및 이중게이트 전극을 구비한 반도체 소자

Publications (1)

Publication Number Publication Date
KR100733448B1 true KR100733448B1 (ko) 2007-06-29

Family

ID=38373732

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060015575A KR100733448B1 (ko) 2006-02-17 2006-02-17 반도체 소자의 게이트 전극, 이중 게이트 전극 및 이중게이트 전극을 구비한 반도체 소자

Country Status (1)

Country Link
KR (1) KR100733448B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050009405A (ko) * 2003-07-16 2005-01-25 주식회사 하이닉스반도체 스트레스 버퍼층을 갖는 폴리메탈 게이트 전극 및 그 제조방법
KR20050033494A (ko) * 2003-10-06 2005-04-12 엘피다 메모리 가부시키가이샤 고융점 금속 게이트를 갖는 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050009405A (ko) * 2003-07-16 2005-01-25 주식회사 하이닉스반도체 스트레스 버퍼층을 갖는 폴리메탈 게이트 전극 및 그 제조방법
KR20050033494A (ko) * 2003-10-06 2005-04-12 엘피다 메모리 가부시키가이샤 고융점 금속 게이트를 갖는 반도체 장치

Similar Documents

Publication Publication Date Title
KR100480856B1 (ko) 반도체 장치 및 그 제조 방법
US5547893A (en) method for fabricating an embedded vertical bipolar transistor and a memory cell
US6569742B1 (en) Method of manufacturing semiconductor integrated circuit device having silicide layers
CN102270641B (zh) 半导体器件
US7560353B2 (en) Methods of fabricating memory devices with memory cell transistors having gate sidewall spacers with different dielectric properties
KR100350358B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
KR100433437B1 (ko) 반도체 장치 및 그 제조 방법 및 ｃｍｏｓ 트랜지스터
JP2006303142A (ja) 半導体集積回路装置およびその製造方法
US7417283B2 (en) CMOS device with dual polycide gates and method of manufacturing the same
US5296399A (en) Method for manufacturing a narrowed sidewall spacer in a peripheral circuit of a ULSI semiconductor memory device
JPH03218626A (ja) 半導体装置の配線接触構造
JP2004319722A (ja) 半導体集積回路装置およびその製造方法
US20010005610A1 (en) Semiconductor device having metal silicide film and manufacturing method thereof
US6630718B1 (en) Transistor gate and local interconnect
JP2004095745A (ja) 半導体装置およびその製造方法
KR100695350B1 (ko) 반도체 장치 및 그 제조 방법
US20080224223A1 (en) Semiconductor device and method for fabricating the same
JP2008021935A (ja) 電子デバイス及びその製造方法
KR100733448B1 (ko) 반도체 소자의 게이트 전극, 이중 게이트 전극 및 이중게이트 전극을 구비한 반도체 소자
US20040173825A1 (en) Semiconductor devices and methods of forming the same
JP2008131023A (ja) 半導体装置およびその製造方法
JP2009170494A (ja) 半導体装置
KR20030079806A (ko) 적층형 게이트 전극을 갖는 반도체 장치의 제조 방법
US11769765B2 (en) Gate dielectric layer protection
TWI590419B (zh) 動態隨機存取記憶體結構及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee