JPH05235289A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05235289A JPH05235289A JP4031786A JP3178692A JPH05235289A JP H05235289 A JPH05235289 A JP H05235289A JP 4031786 A JP4031786 A JP 4031786A JP 3178692 A JP3178692 A JP 3178692A JP H05235289 A JPH05235289 A JP H05235289A
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- JP
- Japan
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- circuit device
- mos
- capacitor
- semiconductor integrated
- integrated circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】低電圧振幅レベルにおいても電圧による変動が
少なく、高精度のＭＯＳ構造容量を提供する。 【構成】通常のゲート電極１０，ゲート酸化膜１１，ソ
ースまたはドレイン電極１４からなるＭＯＳ容量におい
て、ゲート酸化膜下シリコン表面近くを常時全入力電圧
範囲に渡って反転層が形成されるようにＶthを制御す
る。チョッパ形コンパレータの入力容量への応用では、
｜Ｖth｜＞Ｖcc／２となるように制御する。上記シリコ
ン表面近くを蓄積状態に設定するようにしても良い。
少なく、高精度のＭＯＳ構造容量を提供する。 【構成】通常のゲート電極１０，ゲート酸化膜１１，ソ
ースまたはドレイン電極１４からなるＭＯＳ容量におい
て、ゲート酸化膜下シリコン表面近くを常時全入力電圧
範囲に渡って反転層が形成されるようにＶthを制御す
る。チョッパ形コンパレータの入力容量への応用では、
｜Ｖth｜＞Ｖcc／２となるように制御する。上記シリコ
ン表面近くを蓄積状態に設定するようにしても良い。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置（以
後、ＬＳＩと略する）に関し、特にチョッパ形コンパレ
ータやＡ／Ｄ変換器に適用するに好適な、全入力電圧範
囲において容量値の変動が小さいＭＯＳ容量の構成に関
する。
後、ＬＳＩと略する）に関し、特にチョッパ形コンパレ
ータやＡ／Ｄ変換器に適用するに好適な、全入力電圧範
囲において容量値の変動が小さいＭＯＳ容量の構成に関
する。
【０００２】
【従来の技術】従来、ＬＳＩにおいては、容量素子とし
てＭＯＳ構造容量が小型化，プロセス簡易化の観点から
広く使われている。該ＭＯＳ構造容量（以後、ＭＯＳ容
量と略する）は、ゲート電極とシリコン表面間の容量を
利用するもので、文献（「CMOS集積回路」武石，金山
監訳 ｐ９８〜１０４ 近代科学社）に詳述されてい
る。
てＭＯＳ構造容量が小型化，プロセス簡易化の観点から
広く使われている。該ＭＯＳ構造容量（以後、ＭＯＳ容
量と略する）は、ゲート電極とシリコン表面間の容量を
利用するもので、文献（「CMOS集積回路」武石，金山
監訳 ｐ９８〜１０４ 近代科学社）に詳述されてい
る。
【０００３】ＭＯＳ容量の断面図を図２に示す。ＭＯＳ
容量はゲート電極を構成するポリシリコン層１０，ゲー
ト酸化膜（ＳｉＯ2 ）１１，ソース，ドレイン電極を形
成するＰ+ 拡散層１４，ＮＷＥＬＬ層１２、それにＮＷ
ＥＬＬ電極を形成するＮ+ 拡散層１５，Ｐ型基板１３か
ら成る。なお、１６はコンパレータを構成する初段イン
バータ、１７は同ＣＭＯＳスイッチであり、詳細は後述
する。本ＭＯＳ容量は論理シンボルで書くと図４のよう
に表される。ＭＣ１はＰＭＯＳ容量を、ＭＣ２はＮＭＯ
Ｓ容量を示す。なお、以後、前出の物と同等、あるいは
同一物については同一符号にて示すものとする。
容量はゲート電極を構成するポリシリコン層１０，ゲー
ト酸化膜（ＳｉＯ2 ）１１，ソース，ドレイン電極を形
成するＰ+ 拡散層１４，ＮＷＥＬＬ層１２、それにＮＷ
ＥＬＬ電極を形成するＮ+ 拡散層１５，Ｐ型基板１３か
ら成る。なお、１６はコンパレータを構成する初段イン
バータ、１７は同ＣＭＯＳスイッチであり、詳細は後述
する。本ＭＯＳ容量は論理シンボルで書くと図４のよう
に表される。ＭＣ１はＰＭＯＳ容量を、ＭＣ２はＮＭＯ
Ｓ容量を示す。なお、以後、前出の物と同等、あるいは
同一物については同一符号にて示すものとする。
【０００４】しかし、ＭＯＳ容量は電圧依存性を持つ。
図３にＰチャンネルＭＯＳ（PMOSと略する）容量の容量
値ＣG 対ゲート電圧ＶGS依存性を示す。表面近くのシリ
コンの電気的性質は、蓄積，空乏，反転状態に分けられ
る。各状態は、表面における可動電荷密度が半導体内部
の電荷密度と比較して大きい，小さい，逆のタイプかに
よってそれぞれ上記状態と呼ばれる。図３から分かるよ
うに、容量特性にはへこみが見られる。ＶGSが正の所で
はシリコン表面は蓄積状態にあり、ＣG は酸化膜の容量
ＣOXに等しくなる。ＶGSが負になるとゲート領域下に空
乏層が形成され初めＣG は減少し始める。
図３にＰチャンネルＭＯＳ（PMOSと略する）容量の容量
値ＣG 対ゲート電圧ＶGS依存性を示す。表面近くのシリ
コンの電気的性質は、蓄積，空乏，反転状態に分けられ
る。各状態は、表面における可動電荷密度が半導体内部
の電荷密度と比較して大きい，小さい，逆のタイプかに
よってそれぞれ上記状態と呼ばれる。図３から分かるよ
うに、容量特性にはへこみが見られる。ＶGSが正の所で
はシリコン表面は蓄積状態にあり、ＣG は酸化膜の容量
ＣOXに等しくなる。ＶGSが負になるとゲート領域下に空
乏層が形成され初めＣG は減少し始める。
【０００５】ＶGSがしきい値電圧に達すると反転層が形
成され始め空乏層の伸びは止まる。へこみピーク点での
ＣG はＣOXと空乏層容量値Ｃd の直列接続で与えられ
る。
成され始め空乏層の伸びは止まる。へこみピーク点での
ＣG はＣOXと空乏層容量値Ｃd の直列接続で与えられ
る。
【０００６】
【数１】
【０００７】反転層に隣接するソース（またはドレイ
ン）のＰ型領域が反転層と電気的につながるためＣG は
ＣOXに戻る。
ン）のＰ型領域が反転層と電気的につながるためＣG は
ＣOXに戻る。
【０００８】通常の設計では電圧によらずＣG ＝ＣOXと
して容量値のへこみを無視する（信号変化の両端が通常
このへこみの外側にあるため）。しかし、近年低消費電
力化，小型軽量化のニーズに伴い、ＬＳＩの電源電圧レ
ベルが通常の５Ｖから２Ｖ程度の低電圧域で動作するこ
とが要求されるようになってきた。
して容量値のへこみを無視する（信号変化の両端が通常
このへこみの外側にあるため）。しかし、近年低消費電
力化，小型軽量化のニーズに伴い、ＬＳＩの電源電圧レ
ベルが通常の５Ｖから２Ｖ程度の低電圧域で動作するこ
とが要求されるようになってきた。
【０００９】以上の説明から明らかなように、低電圧域
では従来のＭＯＳ容量は電圧依存性が大きいため、入力
電圧を出力側に正確に伝えられない。このため、チョッ
パ形コンパレータやＡ／Ｄ変換器への応用などではオフ
セット誤差，線形誤差を増大させ、性能劣化を招く問題
があった。
では従来のＭＯＳ容量は電圧依存性が大きいため、入力
電圧を出力側に正確に伝えられない。このため、チョッ
パ形コンパレータやＡ／Ｄ変換器への応用などではオフ
セット誤差，線形誤差を増大させ、性能劣化を招く問題
があった。
【００１０】図５は該ＭＯＳ容量を使ったコンパレータ
からなる逐次比較型Ａ／Ｄ変換器の線形誤差対ＶIN電圧
依存性(実測)を示したものである。最大アナログ電圧Ａ
ＶCCの２／３の電圧選択点で大略，線形誤差が最大値を
取ることがわかる。同図にはゲート，ソース電極間電圧
ＶGS，ＶGS−Ｖthp(Ｖthp：ＰＭＯＳのしきい値電圧)に
対するＭＯＳ容量値の変動も示すが、空乏層形成領域
（へこみ）の所がＭＯＳ容量値が最小値を取り、線形誤
差を悪化させていることが分かる。
からなる逐次比較型Ａ／Ｄ変換器の線形誤差対ＶIN電圧
依存性(実測)を示したものである。最大アナログ電圧Ａ
ＶCCの２／３の電圧選択点で大略，線形誤差が最大値を
取ることがわかる。同図にはゲート，ソース電極間電圧
ＶGS，ＶGS−Ｖthp(Ｖthp：ＰＭＯＳのしきい値電圧)に
対するＭＯＳ容量値の変動も示すが、空乏層形成領域
（へこみ）の所がＭＯＳ容量値が最小値を取り、線形誤
差を悪化させていることが分かる。
【００１１】
【発明が解決しようとする課題】本発明の課題は、上記
従来技術の問題点に鑑み、低電圧振幅レベルにおいても
電圧による変動が少なく、精度の良いＭＯＳ構造容量を
実現することである。本ＭＯＳ構造容量は、一般のアナ
ログ回路装置特にチョッパ形コンパレータ，高精度Ａ／
Ｄ変換器に適用できる。
従来技術の問題点に鑑み、低電圧振幅レベルにおいても
電圧による変動が少なく、精度の良いＭＯＳ構造容量を
実現することである。本ＭＯＳ構造容量は、一般のアナ
ログ回路装置特にチョッパ形コンパレータ，高精度Ａ／
Ｄ変換器に適用できる。
【００１２】
【課題を解決するための手段】本発明では図２のＭＯＳ
構造容量において｜ＶGS｜＞｜Ｖth｜（Ｖth：ＭＯＳの
しきい値電圧）が成立するようにプロセス定数であるＶ
thを制御し、取扱い電圧範囲内で空乏層形成領域（へこ
み部）が現れないようにした。Ｖthはイオン打ち込み条
件により制御可能である。これにより反転層形成領域に
常時設定され、容量値の電圧依存性が軽減される。
構造容量において｜ＶGS｜＞｜Ｖth｜（Ｖth：ＭＯＳの
しきい値電圧）が成立するようにプロセス定数であるＶ
thを制御し、取扱い電圧範囲内で空乏層形成領域（へこ
み部）が現れないようにした。Ｖthはイオン打ち込み条
件により制御可能である。これにより反転層形成領域に
常時設定され、容量値の電圧依存性が軽減される。
【００１３】
【作用】図２のＭＯＳ構造容量の断面図をもとに作用に
ついて説明する。便宜上、チョッパ形コンパレータ（実
施例にて詳述する）への応用を例に取って説明するが、
何もコンパレータに限定されることはなく、他のアナロ
グ回路にも適用できることは明らかである。
ついて説明する。便宜上、チョッパ形コンパレータ（実
施例にて詳述する）への応用を例に取って説明するが、
何もコンパレータに限定されることはなく、他のアナロ
グ回路にも適用できることは明らかである。
【００１４】図４（ａ）のＰＭＯＳ容量においてＶB は
バイアス電圧でＶINは入力信号電圧である。通常実施例
でも説明するようにＶB ≒Ｖcc／２（Ｖcc：電源電圧）
に設計され、ＶINは０〜ＡＶcc（ＡＶcc：アナログ電圧
振幅）の範囲で変化する信号である。通常ＡＶcc＝Ｖcc
と設定する。ＭＯＳの反転層が形成されるためには｜Ｖ
GS｜＞｜Ｖth｜の条件から次式が成立する必要がある。
バイアス電圧でＶINは入力信号電圧である。通常実施例
でも説明するようにＶB ≒Ｖcc／２（Ｖcc：電源電圧）
に設計され、ＶINは０〜ＡＶcc（ＡＶcc：アナログ電圧
振幅）の範囲で変化する信号である。通常ＡＶcc＝Ｖcc
と設定する。ＭＯＳの反転層が形成されるためには｜Ｖ
GS｜＞｜Ｖth｜の条件から次式が成立する必要がある。
【００１５】
【数２】
【００１６】ＶGSは−ＡＶcc／２〜ＡＶcc／２の範囲で
動くのでワースト条件（ＶGS＝Ｖcc／２）をかんがえる
と上記条件から
動くのでワースト条件（ＶGS＝Ｖcc／２）をかんがえる
と上記条件から
【００１７】
【数３】
【００１８】この場合のドレイン電流ＩDS対ＶGSの関係
を図６（ａ）に示すが、ＭＯＳのしきい値電圧をＡＶcc
／２より大きく、即ちデプレーション形ＭＯＳにすれば
良い。図４（ａ）と同じ結線モードでＮＭＯＳ構造容量
の場合の論理シンボル図を図４（ｂ）に示す。この場合
も上記と同様に次式が成立しなければならない。
を図６（ａ）に示すが、ＭＯＳのしきい値電圧をＡＶcc
／２より大きく、即ちデプレーション形ＭＯＳにすれば
良い。図４（ａ）と同じ結線モードでＮＭＯＳ構造容量
の場合の論理シンボル図を図４（ｂ）に示す。この場合
も上記と同様に次式が成立しなければならない。
【００１９】Ｖthn はＮＭＯＳのしきい値電圧である。
【００２０】
【数４】
【００２１】ＡＶcc＝２ＶとすればＶthn ＜−１Ｖが必
要でＮＭＯＳはデプレーション形となる。この時のＩDS
対ＶGSの関係を図６（ｂ）に示す。
要でＮＭＯＳはデプレーション形となる。この時のＩDS
対ＶGSの関係を図６（ｂ）に示す。
【００２２】なお、もう一つの結線モード、ＶINがゲー
ト電極にＶB がソースまたはドレイン電極に接続された
ＭＯＳ構造容量の場合もＶthn，Ｖthpはそれぞれ上記と
同じ条件になる。
ト電極にＶB がソースまたはドレイン電極に接続された
ＭＯＳ構造容量の場合もＶthn，Ｖthpはそれぞれ上記と
同じ条件になる。
【００２３】一方、ゲート酸化膜下表面近くを蓄積状態
にしても図３から明らかなように容量値はほぼ一定（≒
ＣOX）となり、高安定度の容量を実現することが出来
る。たとえば、プロセス工程において、ゲート酸化膜，
ポリシリコン層ゲート電極形成後、基板（ＮＷＥＬＬ）
と同種の不純物イオンを打ち込むことによりゲート酸化
膜下表面を高濃度多数キャリアの状態（蓄積状態）にす
ることができる。
にしても図３から明らかなように容量値はほぼ一定（≒
ＣOX）となり、高安定度の容量を実現することが出来
る。たとえば、プロセス工程において、ゲート酸化膜，
ポリシリコン層ゲート電極形成後、基板（ＮＷＥＬＬ）
と同種の不純物イオンを打ち込むことによりゲート酸化
膜下表面を高濃度多数キャリアの状態（蓄積状態）にす
ることができる。
【００２４】
【実施例】本発明になるチョッパ形コンパレータの一実
施例を図１に示す。本コンパレータは、入力アナログ電
圧ＶINと規準電圧ＶREF を切り換えるＣＭＯＳスイッチ
３０，３１，ＭＯＳ容量ＭＣ１，Ｃ１，Ｃ２，インバー
タ３２〜３４，該インバータ群にバイアス電圧を付与す
る自己帰還用ＣＭＯＳスイッチ３５〜３７，波形整形用
インバータ３８，３９，Ｄタイプラッチ４０、それに、
該ＣＭＯＳスイッチ群のオン，オフを制御する信号を生
成するインバータ４１〜４５からなる。
施例を図１に示す。本コンパレータは、入力アナログ電
圧ＶINと規準電圧ＶREF を切り換えるＣＭＯＳスイッチ
３０，３１，ＭＯＳ容量ＭＣ１，Ｃ１，Ｃ２，インバー
タ３２〜３４，該インバータ群にバイアス電圧を付与す
る自己帰還用ＣＭＯＳスイッチ３５〜３７，波形整形用
インバータ３８，３９，Ｄタイプラッチ４０、それに、
該ＣＭＯＳスイッチ群のオン，オフを制御する信号を生
成するインバータ４１〜４５からなる。
【００２５】図７のタイムチャートをもとに動作につい
て説明する。基本クロックＣＬＫからノンオーバーラッ
プの２相クロック，サンプリングクロックＣＫS と比較
クロックＣＫc を発生する（発生回路は図示せず）。
尚、ワープロの制約上ＣＫS の否定信号をＣＫS で表
す。他の信号についても同様の規準に従うものとする。
ＣＫS ＝“０”の時ＣＭＯＳスイッチ３０，３５〜３７
は、すべてＮＭＯＳゲート電極信号＝“１”，ＰＭＯＳ
ゲート電極信号＝“０”となるのでオン状態となり入力
ＭＯＳ容量ＭＣ１はＶB −ＶINに充電される（サンプリ
ングモード）。この時インバータ３２−３４はゲインが
最大となるようにバイアス電圧ＶB に設定される。
て説明する。基本クロックＣＬＫからノンオーバーラッ
プの２相クロック，サンプリングクロックＣＫS と比較
クロックＣＫc を発生する（発生回路は図示せず）。
尚、ワープロの制約上ＣＫS の否定信号をＣＫS で表
す。他の信号についても同様の規準に従うものとする。
ＣＫS ＝“０”の時ＣＭＯＳスイッチ３０，３５〜３７
は、すべてＮＭＯＳゲート電極信号＝“１”，ＰＭＯＳ
ゲート電極信号＝“０”となるのでオン状態となり入力
ＭＯＳ容量ＭＣ１はＶB −ＶINに充電される（サンプリ
ングモード）。この時インバータ３２−３４はゲインが
最大となるようにバイアス電圧ＶB に設定される。
【００２６】次に比較クロックＣＫc ＝“０”（ＣＫS
＝“１”）となると（比較モード）、ＣＭＯＳスイッチ
３１がオンとなり規準電圧ＶREF がＭＯＳ容量ＭＣ１の
ソース／ドレイン電極に伝達され、入力段信号Ｖinは次
式で表される。
＝“１”）となると（比較モード）、ＣＭＯＳスイッチ
３１がオンとなり規準電圧ＶREF がＭＯＳ容量ＭＣ１の
ソース／ドレイン電極に伝達され、入力段信号Ｖinは次
式で表される。
【００２７】
【数５】
【００２８】上記ΔＶinがインバータ３段３２〜３４に
よって論理振幅まで増幅され、ＶREF とＶINの大小判定
が実行される。二段目以降の容量Ｃ１，Ｃ２は、ある程
度動作電圧レベルが上がっており比較的“へこみ”の影
響は小さいので、ＭＯＳ容量の他に、あるいは線形容量
（二層ポリシリコン間酸化膜容量など）でも良いことは
明らかである。
よって論理振幅まで増幅され、ＶREF とＶINの大小判定
が実行される。二段目以降の容量Ｃ１，Ｃ２は、ある程
度動作電圧レベルが上がっており比較的“へこみ”の影
響は小さいので、ＭＯＳ容量の他に、あるいは線形容量
（二層ポリシリコン間酸化膜容量など）でも良いことは
明らかである。
【００２９】第２の実施例は図１において入力ＭＯＳ容
量ＭＣ１を入力電圧選択ＣＭＯＳスイッチ側をゲート電
極側に、初段インバータ入力側を該ＭＯＳ容量ソース，
ドレイン電極側に接続して構成される。この動作，作用
については前出と同様であり省略する。
量ＭＣ１を入力電圧選択ＣＭＯＳスイッチ側をゲート電
極側に、初段インバータ入力側を該ＭＯＳ容量ソース，
ドレイン電極側に接続して構成される。この動作，作用
については前出と同様であり省略する。
【００３０】第３の実施例を図８に示す。本例は前記チ
ョッパ形コンパレータをｎビット逐次比較型Ａ／Ｄ変換
器に適用した例である。本Ａ／Ｄ変換器は等抵抗からな
る抵抗ストリング２４，２のｎ乗個のタップ取り出しぐ
ちをデコードするマトリックススイッチ２３，コンパレ
ータ２０，制御論理２１，Ａ／Ｄ変換出力バスあるいは
アドレスバスＯＵＴから構成される。
ョッパ形コンパレータをｎビット逐次比較型Ａ／Ｄ変換
器に適用した例である。本Ａ／Ｄ変換器は等抵抗からな
る抵抗ストリング２４，２のｎ乗個のタップ取り出しぐ
ちをデコードするマトリックススイッチ２３，コンパレ
ータ２０，制御論理２１，Ａ／Ｄ変換出力バスあるいは
アドレスバスＯＵＴから構成される。
【００３１】チョッパ形コンパレータ２０は、入力アナ
ログ電圧ＶINとマトリックススイッチ２３の出力ＶDAを
比較判定し、制御論理２１はその判定信号２２から次の
タップアドレス信号（逐次比較データ）ＯＵＴを生成
し、逐次Ａ／Ｄ変換していく。チョッパ形コンパレータ
２０は図１の構成と同じである。
ログ電圧ＶINとマトリックススイッチ２３の出力ＶDAを
比較判定し、制御論理２１はその判定信号２２から次の
タップアドレス信号（逐次比較データ）ＯＵＴを生成
し、逐次Ａ／Ｄ変換していく。チョッパ形コンパレータ
２０は図１の構成と同じである。
【００３２】
【発明の効果】本発明によれば、低電圧レベル範囲にお
いて容量値が影響を受けない高品質のＭＯＳ容量が構成
出来るので高精度のアナログ回路装置が実現できる効果
がある。特にオフセット誤差の少ない、また線形誤差の
少ないコンパレータやＡ／Ｄ変換器が得られる。
いて容量値が影響を受けない高品質のＭＯＳ容量が構成
出来るので高精度のアナログ回路装置が実現できる効果
がある。特にオフセット誤差の少ない、また線形誤差の
少ないコンパレータやＡ／Ｄ変換器が得られる。
【００３３】また、本発明によれば、低電源電圧の用途
のＬＳＩにおいて上記容量が容易に、かつ小型に構成で
きる利点があることは言うまでもない。
のＬＳＩにおいて上記容量が容易に、かつ小型に構成で
きる利点があることは言うまでもない。
【図１】本発明の一実施例を示す回路図である。
【図２】従来のＭＯＳ構造容量を説明する断面図であ
る。
る。
【図３】従来容量の電圧依存性のグラフを示す図であ
る。
る。
【図４】ＰＭＯＳ，ＮＭＯＳ構造容量を表す論理シンボ
ル図である。
ル図である。
【図５】従来例における線形誤差と、容量の電圧依存性
のグラフを示す図である。
のグラフを示す図である。
【図６】本発明の動作原理および作用を示す特性図であ
る。
る。
【図７】本発明の一実施例を説明するタイムチャート図
である。
である。
【図８】本発明の他の実施例を説明するブロック図であ
る。
る。
１０…ゲート電極（ポリシリコン）、１１…ゲート酸化
膜（ＳｉＯ2 ）、１２…ＮＷＥＬＬ層、１３…Ｐ形基
板、１４…ソース（ドレイン）電極、１５…ＮＷＥＬＬ
電極、２０…コンパレータ、２１…制御論理、２３…マ
トリックススイッチ、２４…抵抗ストリング、３０，３
１，３５〜３７…ＣＭＯＳスイッチ、３２〜３４，３
８，３９…ＣＭＯＳインバータ、４０…Ｄタイプラッ
チ、ＭＣ１，Ｃ１，Ｃ２…ＭＯＳ容量、ＯＵＴ…アドレ
スバス。
膜（ＳｉＯ2 ）、１２…ＮＷＥＬＬ層、１３…Ｐ形基
板、１４…ソース（ドレイン）電極、１５…ＮＷＥＬＬ
電極、２０…コンパレータ、２１…制御論理、２３…マ
トリックススイッチ、２４…抵抗ストリング、３０，３
１，３５〜３７…ＣＭＯＳスイッチ、３２〜３４，３
８，３９…ＣＭＯＳインバータ、４０…Ｄタイプラッ
チ、ＭＣ１，Ｃ１，Ｃ２…ＭＯＳ容量、ＯＵＴ…アドレ
スバス。
Claims (8)
- 【請求項１】ゲート電極と、ソースまたはドレイン電極
間の容量を利用するＭＯＳ構造容量を組み込んだ半導体
集積回路装置において、該ＭＯＳ容量の全入力電圧範囲
に渡って該ＭＯＳ容量が反転層形成領域において使われ
ることを特徴とする半導体集積回路装置。 - 【請求項２】ゲート電極と、ソースまたはドレイン電極
間の容量を利用するＭＯＳ構造容量を組み込んだ半導体
集積回路装置において、該ＭＯＳ容量の全入力電圧範囲
に渡って該ＭＯＳ容量が蓄積層形成領域において使われ
ることを特徴とする半導体集積回路装置。 - 【請求項３】ゲート電極と、ソースまたはドレイン電極
間の容量を利用するＭＯＳ構造容量を組み込んだ半導体
集積回路装置において、該ＭＯＳ容量の全入力電圧範囲
に渡ってゲート，ソース電極間電圧の絶対値がしきい値
電圧の絶対値よりも大きくなるように、該ＭＯＳ容量の
しきい値電圧を制御してなることを特徴とする半導体集
積回路装置。 - 【請求項４】ＭＯＳ構造容量を少なくとも入力側に組み
込んだチョッパ形コンパレータ回路装置において、アナ
ログ入力電圧の全域に渡って該ＭＯＳ容量が反転層形成
領域または蓄積層形成領域で使われてなることを特徴と
するチョッパ形コンパレータ回路装置。 - 【請求項５】ＭＯＳ構造容量を少なくとも入力側に組み
込んだチョッパ形コンパレータ回路装置において、アナ
ログ入力電圧の全域に渡ってゲート，ソース電極間電圧
の絶対値がしきい値電圧の絶対値よりも大きくなるよう
に、該ＭＯＳ容量のしきい値電圧を制御してなることを
特徴とするチョッパ形コンパレータ回路装置。 - 【請求項６】請求項１〜５のいずれか１項において、該
ＭＯＳ容量がデプレーション形ＰチャンネルＭＯＳ、ま
たはデプレーション形ＮチャンネルＭＯＳトランジスタ
からなることを特徴とする半導体集積回路装置。 - 【請求項７】請求項６において、該ＭＯＳ容量のしきい
値電圧の絶対値が少なくとも取扱い電圧最大値の１／２
以上あることを特徴とする半導体集積回路装置。 - 【請求項８】請求項１〜８のいずれか１項に記載のＭＯ
Ｓ構造容量、またはチョッパ形コンパレータ回路装置を
組み込んだことを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031786A JPH05235289A (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031786A JPH05235289A (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235289A true JPH05235289A (ja) | 1993-09-10 |
Family
ID=12340745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031786A Withdrawn JPH05235289A (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235289A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6423588B1 (en) | 1999-09-13 | 2002-07-23 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US6911849B2 (en) | 2002-05-31 | 2005-06-28 | Oki Electric Industry Co., Ltd. | Chopper type comparator having input voltage conversion circuit outputting converted input voltage lower than withstand voltage of inverter |
| JP2011091437A (ja) * | 2011-01-24 | 2011-05-06 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1992
- 1992-02-19 JP JP4031786A patent/JPH05235289A/ja not_active Withdrawn
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