KR920001717A - 디램셀의 스택 캐패시터 제조방법 - Google Patents

디램셀의 스택 캐패시터 제조방법 Download PDF

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KR920001717A
KR920001717A KR1019900008889A KR900008889A KR920001717A KR 920001717 A KR920001717 A KR 920001717A KR 1019900008889 A KR1019900008889 A KR 1019900008889A KR 900008889 A KR900008889 A KR 900008889A KR 920001717 A KR920001717 A KR 920001717A
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conductive
conductive layer
insulating
film
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KR1019900008889A
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Inventor
이재형
김경태
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김광호
삼성전자 주식회사
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내용 없음

Description

디램셀의 스택 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 단면도.
제4도는 본 발명에 따른 제조공정도.

Claims (15)

  1. 반도체기판(50)내에 형성된 소오스 및 드레인영역(58,60)과, 필드절연막(52)과 게이트절연막(54)과 제1및 제2게이트전극(55,56)과 제1절연막(62)과 비트라인 (64)을 구비하는 디램셀의 스택캐패시터 제조방법에 있어서, 상기 기판(50)전면에 제2및 제3절연막(66,68)를 순차적으로 도포하는 제1공정과, 상기 소오스영역(60)상면에 있는 제1, 제2및 제3절연막(62,66,68)을 식각하여 소오스 접촉영역을 형성한후, 상기 기판 전면에 제1도전층(70)을 도포하는 제2공정과, 상기 기판 전면에 제4절연막(72)을 도포한후 상기 제1게이트전극(55)상부에서 제2게이트전극(56)상부에 걸치는 영역을 제외한 나머지의 상기 제4절연막(72)을 선택적으로 식각하는 제3공정과, 상기 기판 전면에 제2도전층을 도포한후 식각공정을 실시하여 상기 제4절연막(72)의 측면에 제2도전측벽층(74)층을 형성함과 동시에 상기 제1도전층(70)의 패턴을 형성하는 제4공정과, 상기 제2도전측벽층(74)사이에 남아있는 제4절연막(72)을 제거한후, 상기 제1도전층(70)및 제2도전측벽층(74)의 상면 및 측면에 제5절연막(78)을 도포한 다음, 상기 기판 전면에 제3도전층(80)을 도포하는 제5공정으로 이루어짐을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  2. 제1항에 있어서, 상기 제1공정의 제2절연막(66)이 저온산화막이고, 상기 제3절연막(68)이 질화막임을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  3. 제1항에 있어서, 상기 제1공정의 제2 및 제3절연막(66,68)이 질화막임을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  4. 제3항에 있어서, 상기 제2 및 제3절연막(66,68)이 동시에 형성될수 있음을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  5. 제1항에 있어서, 상기 제3공정의 상기 제4절연막(72)이 저온산화막 또는 PSG 막임을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  6. 제5항에 있어서, 상기 제5공정의 제4절연막(72)제거 공정이 등방성식각으로 실시됨을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  7. 제1항에 있어서, 상기 제5공정의 제5절연막(78)이 산화막 또는 NO막 또는 ONO막 또는 Ta2O5막으로 형성됨을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  8. 제1항에 있어서, 상기 제1 및 제2도전층(70,74)이 상기 소오스 및 드레인 영역(60,58)의 도전형과 같은 도전형을 가지는 불순물로 도우핑된 다결정 실리콘이고, 상기 제3도전층(80)이 소오스 및 드레인 영역(60,58)의 도전형과 같은 도전형을 가지는 불순물로 도우핑된 다결절 실리콘이나 금속임을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  9. 제8항에 있어서, 상기 제3도전층을 형성하는 금속이 텅스텐 또는 질화티타늄등임을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  10. 제8항에 있어서, 상기 제1및 제2도전층(70,74)이 1019ions/㎤이상의 고농도 불순물로 도우핑됨을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  11. 제10항에 있어서, 상기 제1 및 제2도전층(70,74)이 POCl3침적법 또는 이온 주입법으로 도우핑되어 형성된 다결정 실리콘임을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  12. 제8항에 있어서, 상기 제3도전층(80)이 다결정 실리콘인 경우 상기 제1, 제2및 제3도전층(70,74,80)이 1019ions/㎤이상의 고농도 불순물로 도우핑됨을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  13. 제12항에 있어서, 상기 제1, 제2및 제3도전층(70,74,80)이 POCl3침적법 또는 이온 주입법으로 도우핑되어 형성된 다결정 실리콘임을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  14. 제1항에 있어서, 상기 제2공정후 제1도전층(70)을 소정의 불순물로 도우핑한 다음, 상기 제4공정에서 제2도전층(74)을 상기 제1도전층에 도우핑 된것과 같은 불순물로 도우핑하거나, 상기 제4공정에서 제2도전층(74)을 도포한후 상기 제1및 제2도전층(70,74)을 소정의 불순물로 동시에 도우핑함을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
  15. 제1항에 있어서 상기 제2공정, 상기 기판 전면에 제4절연막(72)을 도포한 후 상기 제1게이트전극(55)상부에서 제2게이트전극(56)상부에 걸치는 영역을 제외한 상기 제1도전층(70)및 제4절연막(72)을 식각하는 공정과, 상기 기판(50)전면에 제2도전층(75)을 도포한 후 식각 공정을 실시하여 상기 제1도전층(70)및 제4절연막(72)의 측벽에 제2도전측벽층(75)을 형성하는 공정을 순차적으로 실시한 후 상기 제5공정을 실시함을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900008889A 1990-06-16 1990-06-16 디램셀의 스택 캐패시터 제조방법 KR920001717A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100431711B1 (ko) * 1996-12-30 2004-12-04 주식회사 하이닉스반도체 반도체장치의전하저장전극형성방법

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