CN115083904A - 半导体结构的形成方法 - Google Patents

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semiconductor
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dielectric
semiconductor layer
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朱峯庆
李威养
林家彬
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

公开半导体装置与其制造方法。例示性的制造方法包括接收基板，其包含半导体材料堆叠形成其上，其中半导体材料堆叠包括第一半导体材料的第一半导体层与第二半导体材料的第二半导体层，且第二半导体材料不同于第一半导体材料。图案化半导体材料堆叠以形成沟槽。图案化步骤包括以第一蚀刻剂进行第一时间的第一蚀刻工艺；并以第二蚀刻剂进行第二时间的第二蚀刻工艺，其中第二蚀刻剂不同于第一蚀刻剂，且第二时间大于第一时间。重复数次的第一蚀刻工艺与第二蚀刻工艺。接着外延成长第一半导体材料的第三半导体层于沟槽的侧壁上。

Description

半导体结构的形成方法
技术领域
本发明实施例一般关于集成电路装置，更特别关于多栅极装置如全绕式栅极装置。
背景技术
电子产业对更小且更快的电子装置的需求持续增加，而这些电子装置可同时支援大量的复杂功能。为了符合这些需求，集成电路产业的持续趋势为制造低成本、高效能、与低能耗的集成电路。实现这些目标的主要方法为减少集成电路尺寸(比如最小的集成电路结构尺寸)，进而改善产能并降低相关成本。然而尺寸缩小也增加集成电路制造工艺的复杂度。为了实现集成电路装置与其效能的持续进展，集成电路制造工艺与技术也须类似进展。
近来已导入多栅极装置以改善栅极控制。多栅极装置可增加栅极-通道耦合、减少关闭状态电流、及/或减少短通道效应。多栅极装置之一为全绕式栅极装置，其栅极结构可部分或完全延伸于通道区周围，以接触通道区的至少两侧。全绕式栅极装置可大幅缩小集成电路技术的尺寸、维持栅极控制并缓解短通道效应，且可无缝整合至现有的集成电路制造工艺。随着全绕式栅极装置的尺寸持续缩小，现有的源极/漏极蚀刻技术会留下半导体残留物，其可能造成源极/漏极区中的弱点。
发明内容
例示性的半导体结构的形成方法包括：接收基板，其包含半导体材料堆叠形成其上。半导体材料堆叠包括第一半导体材料的第一半导体层与第二半导体材料的第二半导体层，且第二半导体材料不同于第一半导体材料。方法还包括图案化半导体材料堆叠以形成沟槽。图案化步骤包括以第一蚀刻剂进行第一蚀刻时间的第一蚀刻工艺。图案化步骤还包括以第二蚀刻剂进行第二蚀刻时间的第二蚀刻工艺，其中第二蚀刻剂不同于第一蚀刻剂，且第二蚀刻时间大于第一蚀刻时间。图案化步骤还包括重复预定次数的第一蚀刻工艺与第二蚀刻工艺。方法还包括外延成长第一半导体材料的第三半导体层于沟槽的侧壁上。
另一例示性的半导体结构的形成方法包括：提供半导体层堆叠于基板上，且半导体层堆叠包括交错的第一半导体材料层与第二半导体材料层。方法还包括蚀刻半导体层堆叠以作为第一蚀刻工艺的部分。方法还包括蚀刻半导体层堆叠以做为第二蚀刻工艺的部分，其中第二蚀刻工艺的横向蚀刻速率大于第一蚀刻工艺的横向蚀刻速率，且其中第二蚀刻工艺比第一蚀刻工艺长。方法还包括重复第一蚀刻工艺与第二蚀刻工艺。方法还包括外延成长第三半导体层于半导体层堆叠的侧壁上。方法还包括形成介电鳍状物以与第三半导体层相邻。
例示性的半导体结构包括：基板；以及多个半导体材料的通道，垂直堆叠于基板上。半导体结构还包括栅极堆叠，位于通道上并延伸包覆每一通道，其中栅极堆叠包括栅极介电层与栅极，其中多个通道横跨的尺寸彼此不同，使每一通道所横跨的尺寸大于其下方的任何通道所横跨的尺寸。
附图说明
图1是本发明一些实施例中，制造半导体装置的方法的流程图。
图2至15是本发明一些实施例中，半导体装置的剖视图。
附图标记说明：
α1,α2：角度
h1,h2,h3,h4：高度
L1,L2：长度
w1,w2：宽度
100：方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128,130：步骤
200：装置
202：基板
203：半导体材料堆叠
204,206：半导体层
208：硬遮罩(掩膜)层
212：第一蚀刻工艺
214：沟槽
216：第二蚀刻工艺
218：浅沟槽隔离结构
220：覆层
222：介电鳍状物
224：介电衬垫层
226：介电填充层
228：高介电常数的介电层
230：金属栅极堆叠
232：通道层
具体实施方式
下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。
此外，空间相对用语如“在…下方”、“下方”、“较低的”、“上方”、“较高的”、或类似用词，用于描述附图中一些元件或结构与另一元件或结构之间的关系。这些空间相对用语包括使用中或操作中的装置的不同方向，以及附图中所描述的方向。当装置转向不同方向时(旋转90度或其他方向)，则使用的空间相对形容词也将依转向后的方向来解释。
值得注意的是，本发明实施例以多栅极晶体管作说明。多栅极晶体管的栅极结构形成于通道区的至少两侧上。这些多栅极装置可包含p型金属氧化物半导体多栅极装置或n型金属氧化物半导体多栅极装置。具体例子在此处可视作鳍状场效晶体管，其名来自于鳍状结构。此处的多栅极晶体管的一实施例可视作全绕式栅极装置。全绕式栅极装置包括栅极或其部分形成于通道区的四侧上(比如围绕通道区的一部分)的任何装置。此处所述的实施例的装置其通道区可位于纳米片通道、纳米线通道、棒状通道、及/或其他合适的通道设置中。此处所述的实施例的装置可包含一或多个通道区(如纳米线或纳米片)，其与单一的连续栅极结构相关。然而本技术领域中技术人员应理解下述内容可用于单一通道(如单一纳米线或纳米片)或任何数目的通道。本技术领域中技术人员应理解半导体装置的其他例子也可得利于本发明实施例。
本发明实施例比现有技术提供更多优点，但应理解其他实施例可提供不同优点，此处不必说明所有优点，且所有实施例不必具有特定优点。举例来说，此处所述的实施例包含的方法与结构可提供改良的主动区轮廓，以改善蚀刻效率。采用此处所述的方法所形成的主动区轮廓为颈缩轮廓(其顶部比底部宽)，且与现有轮廓(锥形，其顶部比底部窄)相反。在多种实施例中，所述的主动区轮廓可用于改善源极/漏极区的蚀刻。由于主动区的顶部比底部宽，任何结构(如介电鳍状物)不会部分地挡住源极/漏极区的侧壁，且可完全蚀刻源极/漏极区的侧壁。完全蚀刻源极/漏极区的侧壁，可缓解凹陷蚀刻工艺之后留下残留物于侧壁上的风险。举例来说，在源极/漏极蚀刻工艺时可能留下硅锗覆层残留物，造成全绕式栅极结构中的漏电流路径。在一些实施例中，下述蚀刻技术可比之前的现有技术更佳地控制蚀刻。本技术领域中技术人员在阅读本发明实施例后，可清楚得知其他实施例与优点。
图1是本发明一些实施例中，制造半导体的装置200的方法100其流程图。方法100仅用于举例，而非局限本发明实施例至权利要求未实际记载的范围。在方法100之前、之中、与之后可进行额外步骤，且方法的额外实施例可置换、省略、或调换一些所述步骤。方法100将搭配其他附图说明如下，其显示装置200在方法100的中间步骤时的剖视图。具体而言，图2是装置200在方法100的初始阶段的剖视图。图3至15是装置200在方法100的多种步骤时的剖视图。
在一些实施例中，装置200可为制造集成电路时的中间装置或其部分，其可包含静态随机存取存储器及/或其他逻辑电路，被动构件如电阻、电容器、或电感，与主动构件如p型场效晶体管、n型场效晶体管、金属氧化物半导体场效晶体管、互补式金属氧化物半导体晶体管、双极晶体管、高电压晶体管、高频晶体管、及/或其他存储器单元。装置200可为集成电路的核心区(通常视作逻辑区)、存储器区(如静态随机存取存储器区)、模拟区、周边区(通常视作输入/输出区)、虚置区、其他合适区、或上述的组合的一部分。在一些实施例中，装置200可为集成电路芯片的一部分、系统单芯片、或其部分。本发明实施例不限于任何具体数目的装置或装置区，或任何特定的装置设置。
如图2所示，方法100的步骤102接收装置200的初始半导体结构。如图2所示，装置200包括基板202。在所述实施例中，基板202为基体硅基板。基板202可额外或改为包含另一单晶半导体如锗、半导体化合物、半导体合金、或上述的组合。在其他实施例中，基板202为绝缘层上半导体基板，比如绝缘层上硅基板、绝缘层上硅锗基板、或绝缘层上锗基板。基板202可掺杂不同掺质以形成多种掺杂趋于其中。举例来说，基板202可包含p型场效晶体管区(含有n型掺杂区如n型井)，以及n型场效晶体管区(含有p型掺杂区如p型井)。
装置200也包括半导体材料堆叠203。在所述实施例中，半导体材料堆叠203包括交错的半导体层，比如含有第一半导体材料的半导体层204与含有第二半导体材料的半导体层206，且第一半导体材料不同于第二半导体材料。半导体层204及206中的不同半导体材料，可具有不同的氧化速率及/或不同的蚀刻选择性。在一些实施例中，半导体层204的第一半导体材料可与基板202的材料相同。举例来说，半导体层204包括硅(与基板202类似)，而半导体层206包括硅锗。在一些实施例中，半导体层206的锗浓度可介于约20％至约30％之间。在一些实施例中，半导体层206的锗浓度可介于约23％至约24％之间。因此半导体材料堆叠203的配置为由下至上交错的半导体层如硅锗/硅/硅锗/硅…。在一些实施例中，堆叠中的顶部的半导体层的材料，可或可不与底部的半导体层的材料相同。举例来说，为了达到交错的硅锗层与硅层的堆叠，底部的半导体层包括硅锗，而顶部的半导体层包括硅或硅锗。在所述实施例中，底部的半导体层包括硅锗，而顶部的半导体层包括硅。在一些实施例中，半导体层204可为未掺杂或实质上无掺质。换言之，在形成半导体层204时不刻意进行掺杂。在一些其他实施例中，半导体层204可掺杂p型掺质或n型掺质。堆叠中的半导体层204及206的数目端视装置200的设计而定。举例来说，堆叠可包括一至十层的半导体层204或一至十层的半导体层206。
半导体层204在第一方向中可具有高度h1，且第一方向垂直于基板表面(如垂直)。在一些实施例中，高度h1可介于约7nm至约13nm之间。在一些实施例中，高度h1可介于约9nm至约11nm之间。在一些实施例中，每一半导体层204的高度可大于或小于其他的每一半导体层204的高度。半导体层206在第一方向(如垂直)中具有高度h2。在一些实施例中，高度h2可介于约5nm至约10nm之间。在一些实施例中，高度h2可介于约5.5nm至约7nm之间。
在一些实施例中，可形成图案化的硬遮罩层于半导体层204及206的顶部上，以定义主动区并作为后续蚀刻时的蚀刻遮罩。硬遮罩可包括一或多个材料层。在所述实施例中，在沉积顶部的半导体层204之后，沉积硬遮罩层208。硬遮罩层208可包含任何合适的介电材料，比如氧化硅、氮化硅、及/或碳氮化硅。在所述实施例中，硬遮罩层208包括硅锗。硬遮罩层在第一方向(如垂直)中具有高度h3。在一些实施例中，高度h3可介于约25nm至约35nm之间。硬遮罩层208沉积于半导体层上的方法可为化学气相沉积、物理气相沉积、原子层沉积、其他合适的沉积工艺、或上述的组合。之后可对硬遮罩层208进行光阻(光刻胶)微影(光刻)与蚀刻工艺以形成图案化的硬遮罩，如图2所示。
如图3所示，方法100的步骤104可在装置200上进行第一蚀刻工艺212。第一蚀刻工艺212可形成沟槽214于半导体材料堆叠203的半导体层204及206中。沟槽214可分隔不同的半导体材料堆叠203或鳍状物。举例来说，可选择第一蚀刻工艺212所用的多种参数如偏功率与蚀刻剂，使其在第一方向中蚀刻半导体层204及206的材料(如硅与硅锗)的速率，大于在第二方向中蚀刻半导体层204及206的材料的速率。在一些实施例中，第一方向垂直于基板表面(如垂直)，而第二方向平行于基板表面(如水平)。在一些实施例中，第一蚀刻工艺212蚀刻穿过半导体层204至半导体层206(在半导体层204正下方)的部分中。在一些实施例中，第一蚀刻工艺212形成沟槽214，其具有不一致的底部。在所述实施例中，第一蚀刻工艺212在第一方向中的蚀刻速率大于在第二方向中的蚀刻速率。
在一些实施例中，第一蚀刻工艺212为干蚀刻工艺。可调整多种蚀刻参数如蚀刻剂组成、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、射频偏电压、射频偏功率、蚀刻剂流速、其他合适的蚀刻参数、或上述的组合，以选择性蚀刻半导体层204及206。在一些实施例中，第一蚀刻工艺(如反应性离子蚀刻工艺)采用含氯气体(如氯气)以在第一方向中选择性蚀刻半导体层204及206。在一些实施例中，含氯气体流速可为约100mL/分钟。在一些实施例中，第一蚀刻工艺采用氧气(其流速为30mL/分钟)、氢气(其流速为10mL/分钟)、氦气(其流速为150mL/分钟)、氩气(其流速为50mL/分钟)、或三氟化氮(其流速为约1mL/分钟至约8mL/分钟)。在一些实施例中，蚀刻压力介于约3mTorr至约4mTorr之间。第一蚀刻工艺可持续第一时间。在一些实施例中，第一时间介于约10秒至13秒之间。在一些实施例中，源功率为约800瓦。在一些实施例中，射频偏功率为约400瓦，且射频频率为约500Hz。
如图4所示，方法100的步骤106在装置200上进行第二蚀刻工艺216。选择第二蚀刻工艺216搭配第一蚀刻工艺212，以进一步蚀刻沟槽214于半导体层204及206中。举例来说，选择第二蚀刻工艺216所用的蚀刻剂与偏功率，可使在第二方向中蚀刻半导体层204及206的材料(如硅与硅锗)的速率，大于在第一方向中蚀刻半导体层204及206的材料的速率。在一些实施例中，第二蚀刻工艺216更蚀刻沟槽214的侧壁(特别是沟槽214的侧壁底部)，且在第一方向中最小化地蚀刻或不蚀刻。在所述实施例中，第二蚀刻工艺216在第二方向中的蚀刻速率大于在第一方向中的蚀刻速率。
在一些实施例中，第二蚀刻工艺216为干蚀刻工艺。可调整多种蚀刻参数如蚀刻剂组成、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、射频偏电压、射频偏功率、蚀刻剂流速、其他合适的蚀刻参数、或上述的组合，以选择性蚀刻半导体层204及206。在一些实施例中，第二蚀刻工艺(如反应性离子蚀刻工艺)采用含氟气体(如氟仿)以在第二方向中选择性蚀刻半导体层204及206。在一些实施例中，含氟气体的流速可为约160mL/分钟。在一些实施例中，第二蚀刻工艺采用六氟化硫，其流速可为约7mL/分钟。第二蚀刻工艺216可持续第二时间。在一些实施例中，第二时间为第一时间的约1.3倍至约1.6倍。在一些实施例中，第二时间可介于约13秒至约21秒之间。在一些实施例中，压力介于约5mTorr至约7mTorr之间。在一些实施例中，源功率为约900瓦。在一些实施例中，射频偏功率为约60瓦，且射频频率为约1000Hz。
方法100的步骤108可进行冲洗工艺。可进行冲洗工艺以清除第一蚀刻工艺212与第二蚀刻工艺216的副产物。在一些实施例中，不进行步骤108的冲洗工艺。在一些实施例中，冲洗工艺采用含氧气体(如氧气)以自沟槽214冲洗第一蚀刻工艺212与第二蚀刻工艺216的副产物。在一些实施例中，含氧气体的流速为约200mL/分钟。在一些实施例中，冲洗工艺采用二氧化硫，其流速为约200mL/分钟。在一些实施例中，源功率为约880瓦。在一些实施例中，射频偏功率为约50瓦，且压力为约10mTorr。
方法100的步骤110重复步骤104的第一蚀刻工艺、步骤106的第二蚀刻工艺、与步骤108的冲洗工艺。在一些实施例中，步骤104的第一蚀刻工艺、步骤106的第二蚀刻工艺、与步骤108的冲洗工艺的重复次数介于四次至六次之间。在一些实施例中，步骤104的第一蚀刻工艺、步骤106的第二蚀刻工艺、与步骤108的冲洗工艺的重复次数可超过六次。在一些实施例中，不重复步骤108的冲洗工艺。在一些实施例中，可自步骤110的一或多次重复中省略步骤108的冲洗工艺。在所述实施例中，重复两次的步骤104的第一蚀刻工艺、步骤106的第二蚀刻工艺、与步骤108的冲洗工艺以利说明。然而应理解可依需求重复许多次蚀刻工艺以达所需轮廓。
如图5所示，进行第二次的第一蚀刻工艺212，如方法100的步骤110。如图所示，第一蚀刻工艺212与图3所示的第一蚀刻工艺212类似。在一些实施例中，第一蚀刻工艺212蚀刻穿过半导体层204至半导体层206(在半导体层204的正下方)的部分中。在所述实施例中，第一蚀刻工艺212在第一方向中的蚀刻速率，可大于在第二方向中的蚀刻速率。在一些实施例中，可改变每一次的第一蚀刻工艺212的蚀刻参数。举例来说，在每一次的步骤104时，可改变每一第一蚀刻工艺212的时间。在一些实施例中，每一次第一蚀刻工艺212的时间可比前一次第一蚀刻工艺212的时间短。在一些实施例中，每一次第一蚀刻工艺212的时间可与前一次第一蚀刻工艺212的时间相同。在一些实施例中，每一次第一蚀刻工艺212的时间可比前一次第一蚀刻工艺212的时间长。在一些实施例中，可在每一次第一蚀刻工艺212时改变其他工艺变数(如蚀刻气体)。在一些实施例中，每一次第一蚀刻工艺212可与前一次第一蚀刻工艺212相同。
如图6所示，进行第二次的第二蚀刻工艺216，如方法100的步骤110。如图所示，第二蚀刻工艺216与图4所示的第二蚀刻工艺216类似。第二蚀刻工艺216进一步蚀刻沟槽214至半导体层204及206中。在一些实施例中，第二蚀刻工艺216更蚀刻沟槽214的侧壁，而最小化地蚀刻或不蚀刻第一方向中的沟槽214的侧壁底部。在所述实施例中，第二蚀刻工艺在第二方向中的蚀刻速率大于在第一方向中的蚀刻速率。在一些实施例中，每一次的第二蚀刻工艺216均改变蚀刻参数。举例来说，在每一次的步骤106时，可改变每一第二蚀刻工艺216的时间。在一些实施例中，每一次第二蚀刻工艺216的时间可比前一次第二蚀刻工艺216的时间短。在一些实施例中，每一次第二蚀刻工艺216的时间可与前一次第二蚀刻工艺216的时间相同。在一些实施例中，每一次第二蚀刻工艺216的时间可比前一次第二蚀刻工艺216的时间长。在一些实施例中，在每一次第二蚀刻工艺时可改变其他工艺变数(如蚀刻气体)。
如图7所示，进行第三次第一蚀刻工艺212，如方法100的步骤110。如图所示，第三次的第一蚀刻工艺212如图3及5所示。沟槽214可蚀刻的更深。在所述实施例中，第一蚀刻工艺212蚀刻穿过半导体层204至半导体层206中。在所述实施例中，第一蚀刻工艺212在第一方向中的蚀刻速率大于在第二方向中的蚀刻速率。在每一次的第一蚀刻工艺212可调整不同的蚀刻参数，如图5所示。
如图8所示，进行第三次第二蚀刻工艺216，如方法100的步骤110。如图所示，第三次的第二蚀刻工艺216如图4及6所示。在第二方向中进一步蚀刻沟槽214的下表面。在所述实施例中，第二蚀刻工艺216在第一方向中蚀刻穿过半导体层206至基板202中。此外如图所示，第二蚀刻工艺216在第二方向中蚀刻半导体材料，确保沟槽214的下表面宽度大于沟槽214的上表面宽度。
如图9所示，方法100的步骤112形成浅沟槽隔离结构218于沟槽214中。在一些实施例中，浅沟槽隔离结构218的上表面与基板202的上表面平行。在所述实施例中，浅沟槽隔离结构218的上表面低于基板202的上表面。
在一些实施例中，沟槽的侧壁并非完美垂直于基板202的上表面。基板202的上表面与沟槽214的侧壁之间存在角度α1。在所述实施例中，角度α1为约87度，或与垂直方向隔有约3度。在一些实施例中，角度α1可介于约85度至约87度之间。此外，所示实施例显示沟槽214的顶部的宽度w1小于沟槽214的底部的宽度w2。在一些实施例中，宽度w1与宽度w2之间的差异可介于约1nm至约5nm之间。反言之，沿着沟槽214之间的最顶部的半导体层204的上表面的长度L1，大于沿着最底部的半导体层206的下表面的长度L2。在第二方向中测量长度L1与长度L2，且第二方向平行于基板202的上表面。在一些实施例中，长度L1为约24nm。在一些实施例中，长度L2为约18nm至约22nm之间。沟槽214自浅沟槽隔离结构218的上表面延伸至半导体材料堆叠203的最顶层的上表面(比如最顶部的半导体层204的上表面)的距离为高度h4。在第一方向中测量高度h4，且第一方向垂直于基板202的上表面。在一些实施例中，高度h4可介于约40nm至约60nm之间。以此方式形成沟槽214，可使半导体材料堆叠203的主动区具有颈缩轮廓。半导体材料堆叠203的主动区的颈缩轮廓，可改善后续工艺步骤。举例来说，蚀刻源极/漏极区的后续工艺步骤采用颈缩轮廓，可确保没有覆层的残留物保留于源极/漏极区的底部中。这是因为源极/漏极区的顶部比底部宽，可确保没有其他结构阻挡源极/漏极区的蚀刻。
如图10所示，方法100的步骤114形成覆层220(如半导体层)于装置200上，包括形成于沟槽214中的半导体层204及206的侧壁上、硬遮罩层208的上表面上、与浅沟槽隔离结构218的上表面上。在一实施例中，覆层220包括硅锗。覆层220的沉积方法可采用化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、其他合适方法、或上述的组合。沉积于浅沟槽隔离结构218的上表面的覆层220的上表面，与沉积于半导体材料堆叠203(如半导体层204及206)的侧壁上的覆层220的侧壁表面之间存在角度α2。在所述实施例中，角度α2与角度α1大致相同。
如图11所示，方法100的步骤116形成介电鳍状物222于装置200上，包括形成于硬遮罩层208之上、沟槽214之中、浅沟槽隔离结构218之上、与覆层220之上。一些实施例在形成介电鳍状物222之前，步骤116进行蚀刻工艺以自浅沟槽隔离结构218上与硬遮罩层208上移除覆层220的部分，且蚀刻工艺可采用等离子体干蚀刻工艺。在所述实施例中，介电鳍状物222包括介电衬垫层224与介电填充层226。介电衬垫层224沉积于覆层220、浅沟槽隔离结构218的上表面、与硬遮罩层208的上表面之上。接着可沉积介电填充层226于介电衬垫层224之上并填入半导体材料堆叠203之间的间隙，以及硬遮罩层208之上。
在一实施例中，介电衬垫层224包括氮化硅或其他合适的介电材料。介电衬垫层224的沉积方法可采用化学气相沉积、原子层沉积、其他合适方法、或上述的组合。在一实施例中，介电填充层226包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷形成的氧化物、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数的介电材料、其他合适的介电材料、或上述的组合。介电填充层226的沉积方法可采用可流动的化学气相沉积工艺，其可包含沉积可流动的材料(如液体化合物)于装置200上，接着以合适技术如热退火及/或紫外线处理将可流动的材料转换成固体材料。介电填充层226的沉积方法可采用其他种类的方法。
如图12所示，方法100的步骤116使介电填充层226凹陷。在一些实施例中，介电填充层226凹陷至低于硬遮罩层208的上表面。在一些实施例中，可进行蚀刻工艺使介电填充层226凹陷，而不蚀刻或最小化地蚀刻介电衬垫层224。在一些实施例中，蚀刻工艺可为等离子体干蚀刻工艺。在一些实施例中，可进行任何合适的蚀刻工艺。
如图13所示，在方法100的步骤116之后，步骤118形成高介电常数的介电层228于介电鳍状物222之上、介电衬垫层224之上、介电填充层226之上、与半导体材料堆叠203的两侧侧壁上的介电衬垫层224之间。在一实施例中，高介电常数的介电层228包括高介电常数的介电材料如氧化铪、氧化铪硅、硅酸铪、氮氧化铪硅、氧化铪镧、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪铝、氧化锆、二氧化锆、氧化锆硅、氧化铝、氧化铝硅、三氧化二铝、氧化钛、二氧化钛、氧化镧、氧化镧硅、三氧化二钽、五氧化二钽、氧化钇、钛酸锶、氧化钡锆、钛酸钡、钛酸钡锶、氮化硅、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、或上述的组合。高介电常数的介电材料，通常指的是具有高介电常数(如大于氧化硅的介电常数如约3.9)的介电材料。高介电常数的介电层228的形成方法可为此处所述的任何工艺，比如原子层沉积、化学气相沉积、物理气相沉积、氧化物为主的沉积工艺、其他合适工艺、或上述的组合。接着步骤118沉积一或多种介电材料至凹陷中，并对一或多种介电材料进行化学机械研磨工艺，以形成高介电常数的介电层228。
如图14所示，方法100的步骤118使高介电常数的介电层228凹陷并移除硬遮罩层208，且最小化地蚀刻或不蚀刻顶部的半导体层如半导体层204。在一些实施例中，在移除硬遮罩层208之前，移除硬遮罩层208上的介电衬垫层224与覆层220，步骤118可施加一或多道蚀刻工艺，其对硬遮罩层208、介电衬垫层224、与覆层220具有选择性，而最小化地蚀刻或不蚀刻高介电常数的介电层228。选择性蚀刻工艺可为干蚀刻、湿蚀刻、反应性离子蚀刻、或其他合适的蚀刻方法。
如图15所示，方法100的步骤120可形成含有虚置栅极(一些实施例还包括虚置栅极介电层)的虚置栅极堆叠于装置200上。虚置栅极可包含合适的虚置栅极材料，比如多晶硅层。在虚置栅极堆叠包括虚置栅极介电层于虚置栅极与半导体材料堆叠203之间的实施例中，虚置栅极介电层包括介电材料如氧化硅、高介电常数的介电材料、其他合适的介电材料、或上述的组合。高介电常数的介电材料的例子包括氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、或上述的组合。在一些实施例中，虚置栅极介电层包括界面层(比如氧化硅)位于半导体层堆叠上，以及高介电常数的介电层位于界面层上。虚置栅极堆叠可包含多个其他层，比如盖层、界面层、扩散层、阻障层、硬遮罩层、或上述的组合。举例来说，虚置栅极堆叠可进一步包括硬遮罩层于虚置栅极上。
栅极间隔物可与个别的虚置栅极堆叠相邻(比如沿着个别虚置栅极堆叠的侧壁)。栅极间隔物的形成方法可为任何合适工艺，且可包含介电材料。介电材料可含硅、氧、碳、氮、其他合适材料、或上述的组合，比如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、或碳氮氧化硅。举例来说，可沉积含硅与氮的介电层如氮化硅层于虚置栅极堆叠上，之后蚀刻(如非等向蚀刻)介电层以形成栅极间隔物。在一些实施例中，栅极间隔物包括多层结构，比如含氮化硅的第一介电层与含氧化硅的第二介电层。在一些实施例中，形成超过一组的间隔物如密封间隔物、补偿间隔物、牺牲间隔物、虚置间隔物、及/或主要间隔物，以与虚置栅极堆叠相邻。在这些实施方式中，多组的间隔物可包含不同蚀刻速率的材料。举例来说，可沉积与蚀刻含硅与氧(如氧化硅)的第一介电层，以形成第一组间隔物而与虚置栅极堆叠相邻。可形成与蚀刻含硅与氮的第二介电层(如氮化硅)，以形成第二组间隔物而与第一组间隔物相邻。
方法100的步骤122形成源极/漏极凹陷于装置200的源极/漏极区中，且形成方法可为蚀刻工艺。形成源极/漏极凹陷的蚀刻工艺可完全移除装置200的源极/漏极区中的半导体层204与半导体层206的一部分，并部分移除装置200的源极/漏极区中的基板202的一部分。在源极/漏极凹陷工艺之后，源极/漏极凹陷具有半导体层204与半导体层206的保留部分所定义的侧壁。在一些实施例中，蚀刻工艺移除一些而非全部的源极/漏极区中的半导体层204与半导体层206的部分，使源极/漏极凹陷具有半导体层204或半导体层206之一所定义的底部。在一些实施例中，蚀刻工艺更移除一些但非全部的基板202，使源极/漏极凹陷延伸至低于基板202的上表面。蚀刻工艺可包含干蚀刻工艺、湿蚀刻工艺、其他合适蚀刻工艺、或上述的组合。在一些实施例中，蚀刻工艺为多步骤的蚀刻工艺。举例来说，蚀刻工艺可改变蚀刻剂以分开并交错移除半导体层204与半导体层206。在一些实施例中，设置蚀刻工艺的参数以选择性蚀刻半导体层204与半导体层206，且最小化地蚀刻或不蚀刻虚置栅极堆叠与栅极间隔物。在一些实施例中，可进行此处所述的微影工艺以形成图案化的遮罩层，其覆盖虚置栅极堆叠与栅极间隔物。接着可进行蚀刻工艺，其可采用图案化的遮罩层作为蚀刻遮罩。
方法100的步骤124沿着半导体层206的侧壁形成内侧间隔物，其形成方法可为沉积与蚀刻工艺。举例来说，进行第一蚀刻工艺以选择性蚀刻源极/漏极凹陷所露出的半导体层206，并最小化地蚀刻或不蚀刻半导体层204，使间隙形成于栅极间隔物之下的基板202与半导体层204之间以及半导体层204之间。因此半导体层204的部分(边缘)可悬空于栅极间隔物之下。在一些实施例中，间隙可部分延伸于虚置栅极堆叠之下。设置第一蚀刻工艺以横向蚀刻(如沿着y方向)半导体层206，并沿着y方向减少半导体层206的长度。第一蚀刻工艺为干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺、或上述的组合。沉积工艺接着可形成间隔物层于虚置栅极堆叠、栅极间隔物、与定义源极/漏极凹陷的结构(如半导体层204、半导体层206、与基板202)之上，且沉积工艺可为化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他合适方法、或上述的组合。间隔物层可部分地填入(一些实施例可完全填入)源极/漏极凹陷。设置沉积工艺以确保间隔物层填入栅极间隔物之下的基板202与半导体层204之间以及半导体层204之间的间隙。接着进行第二蚀刻工艺以自内侧间隔物选择性蚀刻间隔物层，而最小化地蚀刻或不蚀刻半导体层204、虚置栅极堆叠、与栅极间隔物。在一些实施例中，可自栅极间隔物的侧壁、半导体层204的侧壁、虚置栅极堆叠、与基板202移除间隔物层。间隔物层(以及内侧间隔物)包含的材料不同于半导体层204的材料与栅极间隔物的材料，以在第二蚀刻工艺时达到所需的蚀刻选择性。在一些实施例中，间隔物层包括含氧、碳、氮、其他合适材料、或上述的组合的介电材料(比如氧化硅、氮化硅、氮氧化硅、碳化硅、或碳氮氧化硅)。在一些实施例中，间隔物层包括此处所述的低介电常数的介电材料。在一些实施例中，可将掺质(如p型掺质、n型掺质、或上述的组合)导入介电材料，使间隔物层包括掺杂的介电材料。
方法100的步骤126外延成长源极/漏极结构于源极/漏极凹陷中。外延工艺可采用化学气相沉积技术(如气相外延及/或超高真空化学气相沉积)、分子束外延、其他合适的外延成长工艺、或上述的组合。外延工艺可采用气相及/或液体前驱物，其可与基板202及/或半导体层204的组成作用。外延层可掺杂n型掺质及/或p型掺质。在一些实施例中，对n型全绕式栅极晶体管而言，外延层包括硅。在这些实施例中，外延层可掺杂碳、磷、砷、其他n型掺质、或上述的组合，以形成掺杂碳的硅外延源极/漏极结构、掺杂磷的硅外延源极/漏极结构、或掺杂磷与碳的硅外延源极/漏极结构。在一些实施例中，对p型全绕式栅极晶体管而言，外延层包括硅锗或锗。在这些实施例中，外延层可掺杂硼、其他p型掺质、或上述的组合，以形成掺杂硼的硅锗外延源极/漏极结构。在一些实施例中，外延层包括多个外延半导体层，其中外延半导体层可含相同或不同的材料及/或掺质浓度。在一些实施例中，外延层包含材料及/或掺质以达通道区中所需的拉伸应力及/或压缩应力。在一些实施例中，可添加杂质至外延工艺的源材料以在沉积时掺杂外延层(如原位掺杂)。在一些实施例中，可在沉积工艺之后进行离子布植(注入)工艺，以掺杂外延层。在一些实施例中，可进行退火工艺(如快速热退火及/或激光退火)以活化外延层及/或其他源极/漏极区(比如重掺杂源极/漏极区及/或轻掺杂源极/漏极区)中的掺质。
方法100的步骤128形成层间介电层于外延源极/漏极结构、虚置栅极、与栅极间隔物上，且形成方法可为沉积工艺如化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他合适方法、或上述的组合。在一些实施例中，层间介电层的形成方法为可流动的化学气相沉积工艺，其包含沉积可流动的材料(如液体化合物)于装置200上，并以合适技术如热退火及/或紫外线处理使可流动的材料转换成固体材料。举例来说，层间介电层包括介电材料如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷形成的氧化物、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数的介电材料、其他合适的介电材料、或上述的组合。例示性的低介电常数介电材料包含氟硅酸盐玻璃、掺杂碳的氧化硅、Black
Figure BDA0003635865980000151
(购自美国加州Santa Clara的Applied Materials)、干凝胶、气胶、非晶氟化碳、聚对二甲苯、苯并环丁烯、SiLK(购自美国密西根州Midland的Dow Chemical)、聚酰亚胺、其他低介电常数的介电材料、或上述的组合。层间介电层可包含多种介电材料的多层结构。在一些实施例中，接点蚀刻停止层位于层间介电层与外延层之间，以及层间介电层与栅极间隔物之间。接点蚀刻停止层的材料不同于层间介电层的材料，比如不同于层间介电层的介电材料的介电材料。举例来说，当层间介电层包括低介电常数的介电材料时，接点蚀刻停止层可包含硅与氮如氮化硅或氮氧化硅。在沉积层间介电层及/或接点蚀刻停止层之后，可进行化学机械研磨工艺及/或其他平坦化工艺，直到抵达(如露出)虚置栅极堆叠的顶部(或上表面)。在一些实施例中，平坦化工艺可移除硬遮罩层以露出下方的虚置栅极堆叠的虚置栅极(如多晶硅栅极层)。
层间介电层可为基板202上的多层内连线结构的一部分。多层内连线结构可电性耦接多种装置(比如装置200的p型全绕式栅极晶体管及/或n型全绕式栅极晶体管、晶体管、电阻、电容器、及/或电感)及/或构件(比如装置200的栅极结构及/或外延源极/漏极结构)，以依装置200的特定设计需求操作多种装置及/或构件。多层内连线结构包括介电层与导电层(如金属层)的组合，以形成多种内连线结构。设置导电层以形成垂直内连线结构如装置层的接点及/或通孔、及/或水平内连线结构如导电线路。垂直内连线结构通常可连接多层内连线结构的不同层(或不同平面)中的水平内连线结构。在操作时，可设置内连线结构以连接信号于装置200的构件及/或装置之间，及/或传输信号(如时间信号、电压信号、及/或地线信号)至装置200的构件及/或装置。
方法100的步骤130移除虚置栅极堆叠以形成栅极沟槽。接着自装置200的通道区选择性移除栅极沟槽所露出的半导体层206与覆层220，以留下悬空的半导体层204作为通道层232。在所述实施例中，移除半导体层206与覆层220的步骤可提供三个通道层232。在操作装置200时，电流可流经个别外延圆极/漏极结构之间的三个通道层232。在一些实施例中，此工艺可视作通道纳米线释放工艺，其中每一通道层232具有纳米尺寸且可视作纳米线。纳米线通常指的是悬空的通道层，其可使金属栅极物理接触通道层的至少两侧。在全绕式栅极晶体管中，悬空的通道层可使金属栅极物理接触通道层的至少四侧(比如围绕通道层)。在这些实施例中，悬空通道层的垂直堆叠可视作纳米结构。一些实施例在移除半导体层206与覆层220之后，可进行蚀刻工艺调整通道层232的轮廓，以达所需尺寸及/或所需形状(如圆柱状(比如纳米线)、矩形(比如纳米棒)、片状(比如纳米片)、或类似形状)。本发明实施例的通道层232(如纳米线)可进一步具有次纳米尺寸，端视装置200的设计需求而定。
在一些实施例中，蚀刻工艺可选择性蚀刻半导体层206与覆层220，并最小化地蚀刻或不蚀刻半导体层204。在一些实施例中，蚀刻工艺可最小化地蚀刻或不蚀刻栅极间隔物及/或内侧间隔物。可调整多种蚀刻参数如蚀刻剂组成、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、射频偏电压、射频偏功率、蚀刻剂流速、其他合适的蚀刻参数、或上述的组合，以选择性蚀刻半导体层206与覆层220。举例来说，可选择蚀刻工艺所用的蚀刻剂，使蚀刻半导体层206与覆层220的材料(如硅锗)的速率，大于蚀刻半导体层204的材料(如硅)的速率，比如蚀刻剂对半导体层206的材料具有高蚀刻选择性。蚀刻工艺为干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺、或上述的组合。在一些实施例中，干蚀刻工艺(如反应性离子蚀刻工艺)采用含氟气体(如六氟化硫)以选择性蚀刻半导体层206。在一些实施例中，可调整含氟气体与含氧气体(如氧气)的比例、蚀刻温度、及/或射频功率，以选择性蚀刻硅锗或硅。在一些实施例中，湿蚀刻工艺采用蚀刻溶液，其包含氢氧化铵与水以选择性蚀刻半导体层206。在一些实施例中，化学气相蚀刻工艺采用氯化氢以选择性蚀刻半导体层206。
接着形成金属栅极堆叠230于栅极沟槽中，而金属栅极堆叠230包括栅极介电层与栅极(如功函数层与基体导电层)。在图15中，金属栅极堆叠230包覆(围绕)通道层232，其中栅极介电层位于栅极与通道层232之间。金属栅极堆叠可包含多个其他层，比如盖层、界面层、扩散层、阻障层、硬遮罩层、或上述的组合。在所述实施例中，栅极介电层包括高介电常数的介电层，其包括高介电常数的介电材料如氧化铪、氧化铪硅、硅酸铪、氮氧化铪硅、氧化铪镧、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪铝、氧化锆、二氧化锆、氧化锆硅、氧化铝、氧化铝硅、三氧化二铝、氧化钛、二氧化钛、氧化镧、氧化镧硅、三氧化二钽、五氧化二钽、氧化钇、钛酸锶、氧化钡锆、钛酸钡、钛酸钡锶、氮化硅、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、或上述的组合。高介电常数的介电材料通常为具有高介电常数(比如大于氧化硅的介电常数如约3.9)的介电材料。高介电常数的介电层的形成方法可为任何此处所述的工艺，比如原子层沉积、化学气相沉积、物理气相沉积、氧化物为主的沉积工艺、其他合适工艺、或上述的组合。在一些实施例中，栅极介电层包括界面层位于高介电常数的介电层与通道层232之间。
栅极包括导电材料如多晶硅、铝、铜、钛、钽、钨、钼、钴、氮化钽、镍硅化物、钴硅化物、氮化钛、氮化钨、钛铝、氮化钛铝、碳氮化钽、碳化钽、氮化钽硅、其他导电材料、或上述的组合。在一些实施例中，功函数层为导电层，其可调整以具有所需功函数(如n型功函数或p型功函数)，而基体导电层为形成于功函数层上的导电层。在一些实施例中，功函数层为n型功函数层且包含任何合适的功函数材料，比如钛、铝、银、锰、锆、钛铝、碳化钛铝、碳化钛铝硅、碳化钽、碳氮化钽、氮化钽硅、钽铝、碳化钽铝、碳化钽铝硅、氮化钛铝、其他n型功函数材料、或上述的组合。在一些实施例中，功函数层包括p型功函数材料如钌、钼、铝、氮化钛、氮化钽、氮化钨、锆硅化物、钼硅化物、钽硅化物、镍硅化物、其他合适的p型功函数材料、或上述的组合。基体导电层(或填充导电层)包括合适的导电材料如铝、钨、及/或铜。基体导电层可额外或一起包含多晶硅、钛、钽、金属合金、其他合适材料、或上述的组合。功函数层及/或基体导电层的形成方法可为任何此处所述的工艺，比如原子层沉积、化学气相沉积、物理气相沉积、电镀、其他沉积工艺、或上述的组合。
本发明一或多个实施例可提供许多优点至半导体装置与其形成工艺，但不限于此。举例来说，本发明实施例提供的半导体装置包括半导体材料堆叠形成于一对介电鳍状物之间。沿着基板的半导体材料堆叠，沿着其上表面的部分大于沿着其下表面的部分。没有介电鳍状物的部分垂直位于半导体材料堆叠的任何部分上。因此可改善后续工艺步骤的效能。
本发明提供许多不同实施例。例示性的半导体结构的形成方法包括：接收基板，其包含半导体材料堆叠形成其上。半导体材料堆叠包括第一半导体材料的第一半导体层与第二半导体材料的第二半导体层，且第二半导体材料不同于第一半导体材料。方法还包括图案化半导体材料堆叠以形成沟槽。图案化步骤包括以第一蚀刻剂进行第一蚀刻时间的第一蚀刻工艺。在一些实施例中，第一蚀刻剂包括含氯化学剂。图案化步骤还包括以第二蚀刻剂进行第二蚀刻时间的第二蚀刻工艺，其中第二蚀刻剂不同于第一蚀刻剂，且第二蚀刻时间大于第一蚀刻时间。在一些实施例中，第二蚀刻剂包括含氟化学剂。在一些实施例中，第二蚀刻时间为第一蚀刻时间的约1.3倍至约1.6倍。图案化步骤还包括重复预定次数的第一蚀刻工艺与第二蚀刻工艺。方法还包括外延成长第一半导体材料的第三半导体层于沟槽的侧壁上。
在一些实施例中，方法还包括在进行第二蚀刻工艺之后，进行冲洗工艺。在一些实施例中，冲洗工艺包括二氧化硫及/或氧气。在一些实施例中，还包括在每一次重复第一蚀刻工艺时，减少第一蚀刻时间；以及在每一次重复第二蚀刻工艺时，增加第二蚀刻时间。
另一例示性的半导体结构的形成方法包括：提供半导体层堆叠于基板上，且半导体层堆叠包括交错的第一半导体材料层与第二半导体材料层。方法还包括蚀刻半导体层堆叠以作为第一蚀刻工艺的部分。在一些实施例中，第一蚀刻工艺包括含氯蚀刻剂。方法还包括蚀刻半导体层堆叠以做为第二蚀刻工艺的部分，其中第二蚀刻工艺的横向蚀刻速率大于第一蚀刻工艺的横向蚀刻速率，且其中第二蚀刻工艺比第一蚀刻工艺长。在一些实施例中，第二蚀刻工艺包括含氟蚀刻剂。在一些实施例中，第二蚀刻工艺的长度为第一蚀刻工艺的长度的约1.3倍至约1.6倍。方法还包括重复第一蚀刻工艺与第二蚀刻工艺。在一些实施例中，重复四次至六次的第一蚀刻工艺与第二蚀刻工艺。方法还包括外延成长第三半导体层于半导体层堆叠的侧壁上。方法还包括形成介电鳍状物以与第三半导体层相邻。
在一些实施例中，方法还包括在蚀刻半导体层堆叠以作为第二蚀刻工艺的部分之后，冲洗来自半导体层堆叠的副产物；以及在重复第二蚀刻工艺之后重复冲洗。在一些实施例中，冲洗副产物的步骤包括采用二氧化硫及/或氧气以用于冲洗。
例示性的半导体结构包括：基板；以及多个半导体材料的通道，垂直堆叠于基板上。在一些实施例中，半导体材料的通道包括硅。在一些实施例中，最顶部的半导体材料的通道横跨约24nm。半导体结构还包括栅极堆叠，位于通道上并延伸包覆每一通道，其中栅极堆叠包括栅极介电层与栅极，其中多个通道横跨的尺寸彼此不同，使每一通道所横跨的尺寸大于其下方的任何通道所横跨的尺寸。
在一些实施例中，半导体结构还包括介电鳍状物与半导体材料的通道相邻。在一些实施例中，半导体结构还包括浅沟槽隔离结构位于介电鳍状物之下。在一些实施例中，介电鳍状物的顶部在第一方向中的第一距离，小于介电鳍状物的底部在第一方向中的第二距离。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员也应理解，这些等效置换并未脱离本发明构思与范围，并可在未脱离本发明的构思与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种半导体结构的形成方法，包括：
接收一基板，其包含一半导体材料堆叠形成其上，其中该半导体材料堆叠包括一第一半导体材料的一第一半导体层与一第二半导体材料的一第二半导体层，且该第二半导体材料不同于该第一半导体材料；
图案化该半导体材料堆叠以形成一沟槽，其中图案化的步骤包括：
以一第一蚀刻剂进行一第一蚀刻时间的一第一蚀刻工艺；
以一第二蚀刻剂进行一第二蚀刻时间的一第二蚀刻工艺，其中该第二蚀刻剂不同于该第一蚀刻剂，且该第二蚀刻时间大于该第一蚀刻时间；以及
重复预定次数的该第一蚀刻工艺与该第二蚀刻工艺；以及
外延成长该第一半导体材料的一第三半导体层于该沟槽的侧壁上。
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