TW202133446A - 半導體裝置的製造方法 - Google Patents

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陳世強
李威養
林家彬
彭遠清
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置的製造方法，包括提供具有基板與鰭片的結構。鰭片具有不同第一半導體材料與第二半導體材料的第一層與第二層 。第一層與第二層交替堆疊於基板之上。上述結構更具有齒合鰭片通道區的閘極堆疊以及位於犧牲閘極堆疊側壁上的閘極間隔物。半導體裝置的製造方法更包括：蝕刻鰭片的源極∕汲極（S/D）區以產生源極∕汲極溝槽；部分地凹蝕於源極∕汲極溝槽中露出的第二層，以於第一層的兩鄰近膜層之間產生間隙；以及於閘極間隔物、第一層與第二層的表面上沉積介電層。介電層部分地填充間隙而保留孔隙，孔隙夾設於第一層的兩鄰近膜層上的介電層之間。

Description

半導體裝置的製造方法
本發明實施例是關於一種半導體裝置及其製造方法，特別是關於一種奈米結構場效電晶體裝置及其製造方法。
電子產業對較小且快速的電子裝置的需求不斷增長，這些電子裝置同時能夠支持許多日益複雜且精密的功能。為了滿足這些需求，積體電路產業中出現製造低成本、高性能與低功率的積體電路的持續趨勢。至今，透過減少積體電路尺寸（例如，最小積體電路部件尺寸）而改善生產效率並降低相關成本，從而在很大的程度上實現了這些目標。然而，此微縮化也增加了積體電路製程的複雜度。因此，欲實現積體電路裝置及其性能的持續演進需要在積體電路製程與技術方面具有相似的進展。
近來，為了改善閘極控制而導入多閘極裝置。已觀察到多閘極裝置能夠提升閘極-通道耦合、降低關閉電流以及∕或減少短通道效應（short channel effects, SCEs）。一種這樣的多閘極裝置為全繞式閘極（gate-all-around, GAA）裝置，其包括可部分或完全地延伸包覆通道區的閘極結構，以於至少兩側提供途徑至通道區。全繞式閘極裝置使積體電路技術得以大幅微縮化，維持閘極控制並減緩短通道效應，並同時無縫地與常規積體電路製程整合。隨著全繞式閘極裝置持續微縮化，當減少閘極電極與源極∕汲極部件的寄生電容時產生了許多挑戰。因此，雖然現有全繞式裝置及其製造方法一般已足以滿足其預期目的，但並非在所有方面都完全令人滿意。
本發明實施例提供一種半導體裝置的製造方法。半導體裝置的製造方法包括：提供具有基板與鰭片的結構，鰭片具有第一半導體材料的第一層及第二半導體材料的第二層，第一半導體材料與第二半導體材料不同，其中第一層與第二層交替堆疊於基板之上，結構更具有犧牲閘極堆疊及閘極間隔物，犧牲閘極堆疊齒合鰭片的通道區，且閘極間隔物位於犧牲閘極堆疊的側壁上；蝕刻鰭片的源極∕汲極區以產生源極∕汲極溝槽；部分地凹蝕於源極∕汲極溝槽中露出的第二層，以於第一層的兩鄰近膜層之間產生間隙；以及於閘極間隔物、第一層與第二層的表面上沉積介電層，其中介電層部分地填充間隙而保留孔隙，孔隙夾設於第一層的兩鄰近膜層上的介電層之間。
本發明實施例亦提供一種半導體裝置的製造方法。半導體裝置的製造方法包括：提供具有基板與鰭片的結構，鰭片具有交替堆疊的第一層與第二層，其中第一層包括第一半導體材料且第二層包括第二半導體材料，第一半導體材料與第二半導體材料不同；蝕刻鰭片的源極∕汲極區以產生源極∕汲極溝槽；利用等向性乾式蝕刻製程部分地凹蝕於源極∕汲極溝槽中露出的第二層，以於第一層的兩鄰近膜層之間產生至少一間隙；於第一層與第二層的表面上沉積介電層，其中介電層部分地填充間隙而保留孔隙，孔隙位於第一層的兩鄰近膜層上的介電層的兩個部分之間；回蝕刻介電層，以露出源極∕汲極溝槽中第一層的表面；以及從源極∕汲極溝槽中露出的第一層的至少上述表面磊晶成長第三半導體材料，其中孔隙保留於第一層的兩鄰近膜層上的介電層的兩個部分之間。
本發明實施例亦提供一種半導體裝置。半導體裝置包括：基板；兩個源極∕汲極部件，位於基板之上；半導體層，懸於基板之上並連接兩個源極∕汲極部件；第一介電層，設置於半導體層的兩鄰近膜層之間；以及氣隙，位於第一介電層與其中一個源極∕汲極部件之間。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複元件符號以及∕或字母。這樣的重複是出於簡明和清楚之目的，而其本身並不是用以表示所討論的各種實施例及∕或配置之間的關係。
再者，其中可能使用空間相對用詞，例如「在……下方」、「在……之下」、「下方的」、「在……之上」、「上方的」等類似用詞，是為了便於描述圖式中一個（些）元件或部件與另一個（些）元件或部件之間的關係。空間相對用詞意欲涵蓋使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。再者，以「約（about）」、「大約（approximately）」等類似用詞描述一數字或一範圍的數字時，除非另有指明，否則根據本發明所屬技術領域中具有通常知識者的知識範圍並參照本文所揭示的特定技術，這樣的用詞包含所述數字介於一定變化範圍之內的數字（例如介於+-10%之內或是其他變化）。例如，「約5nm」一詞可包括4.5nm至5.5nm、4.0 nm至5.0nm等的尺寸範圍。
本發明實施例總體上是關於一種半導體裝置及其製造方法，且特別是關於在全繞式閘極裝置中形成內間隔物，全繞式閘極裝置如奈米片裝置或奈米線裝置。內間隔物提供於源極∕汲極磊晶部件與高介電常數金屬閘極（high-k metal gate, HKMG）之間。因此，內間隔物的材料會影響源極∕汲極磊晶部件與高介電常數金屬閘極之間的寄生電容。本發明實施例提供一種具有孔隙的內間隔物的形成製程，從而減少源極∕汲極磊晶部件與高介電常數金屬閘極之間的寄生電容。再者，內間隔物於通道釋出製程時作為源極∕汲極磊晶部件的保護層。
第1A與1B圖是根據本發明的各種態樣的多閘極裝置100製造方法10的流程圖。在一些實施例中，多閘極裝置100包括全繞式閘極電晶體。第2A圖是根據本發明的一些態樣，多閘極裝置100在方法10的製造階段部分的透視圖。第2B與3至11圖是本發明的態樣，多閘極裝置100在與方法10相關的各種製造階段沿著第2A圖線段A-A部分的剖面圖。方法10包括操作12、14、16、18、20、22、24、26、28、30與32。本發明實施例設想到額外的處理步驟。可在方法10之前、期間與之後提供額外的操作步驟，且在方法10的額外實施例可挪動、取代或刪除一些操作步驟。
多閘極裝置100可包括於微處理器、記憶體以及∕或積體電路裝置之中。在一些實施例中，多閘極裝置100是積體電路晶片、系統單晶片（system on chip, SoC）的一部份，或是包括各種被動與主動微電子裝置的一部份，各種被動與主動微電子裝置如電阻器、電容器、電感器、二極體、p型場效電晶體、n型場效電晶體、金屬氧化物半導體場效電晶體、鰭式場效電晶體、奈米片場效電晶體、奈米線場效電晶體、其他型態的多閘極場效電晶體、互補式金屬氧化物半導體電晶體、雙極性接面電晶體（bipolar junction transistor, BJT）、橫向擴散金屬氧化物半導體（laterally diffused MOS, LDMOS）電晶體、高電壓電晶體、高頻電晶體、其他合適的組件或前述之組合。在一些實施例中，多閘極裝置100包括於記憶體裝置之中，記憶體裝置如靜態隨機存取記憶體（static random access memory, SRAM）、非揮發式隨機存取記憶體（non-volatile random access memory, NVRAM）、快閃記憶體（flash memory）、電子可抹除可程式化唯讀記憶體（electrically erasable programmable read only memory, EEPROM）、電子可程式化唯讀記憶體（electrically programmable read only memory, EPROM）、其他合適的記憶體型態或前述之組合。為了清楚起見，簡化第2A-2B及3-11圖以較易理解本發明實施例的發明概念。可在多閘極裝置100中加入額外的部件，且在多閘極裝置100其他的實施例中可取代、修改或刪除下述的一些部件。以下配合方法10的實施例描述裝置100的製造過程。
在操作12，方法10（第1A圖）提供裝置100的初始結構。接著參照第2A、2B圖，裝置100包括基板102、從基板102延伸而出的鰭片103、位於基板102之上及鰭片103下部分之間的隔離結構104、鰭片103與隔離結構104之上的犧牲閘極堆疊106以及位於犧牲閘極堆疊106側壁上的閘極間隔物124。犧牲閘極堆疊106各包括犧牲閘極介電層126、犧牲閘極電極層127及硬遮罩層128與130。鰭片103各包括半導體層103a與103b的堆疊。鰭片103的源極∕汲極區於犧牲閘極堆疊106之間的溝槽107中露出。裝置100的各種組件於下文進一步描述。
在此實施例中，基板102包括矽。例如。基板102為矽晶圓。或者或更甚者，基板102包括另一元素半導體，例如鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及∕或銻化銦；合金半導體，例如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及∕或磷砷化鎵銦；或前述之組合。或者，基板102為絕緣體上覆半導體基板，例如絕緣體上覆矽（silicon-on-insulator, SOI）基板、絕緣體上覆矽鍺（silicon germanium-on-insulator, SGOI）基板或絕緣體上覆鍺（germanium-on-insulator, GOI）基板。可利用佈植氧分離（separation by implantation of oxygen, SIMOX）、晶圓接合及∕或其他合適的方法來製造絕緣體上覆半導體基板。取決於裝置100的設計需求，基板102可包括各種摻雜區。例如，基板102可包括用於n型全繞式閘極電晶體的p型摻雜區，以及用於p型全繞式閘極電晶體的n型摻雜區。使用p型摻質摻雜p型摻雜區，p型摻質如硼、銦、其他p型摻質或前述之組合。使用n型摻質摻雜n型摻雜區，n型摻質如磷、砷、其他n型摻質或前述之組合。在一些實施中，基板102包括形成具有p型摻質與n型摻質組合的摻雜區。各種摻雜區可直接形成於基板102上以及∕或基板102中，例如，提供p井區結構、n井區結構、雙井區結構、抬升結構或前述之組合。可進行離子佈植製程、擴散製程及∕或其他合適的摻雜製程以形成各種摻雜區。
鰭片103各包括以交叉或交替組態垂直（例如，沿著z方向）堆疊的半導體層103a與半導體層103b。在一些實施例中，半導體層103a與半導體層103b以所示的交叉與交替組態逐層磊晶成長至達到所欲數量的半導體層。在所示的實施例中，鰭片103各包括三層半導體層103a與三層半導體層103b。然而，例如，取決於裝置100所欲的通道數量，本發明實施例設想到鰭片103各包括更多或更少層半導體層的實施例。例如，在一些實施例中，鰭片103可各包括兩層至十層半導體層103a及兩層至十層半導體層103b。半導體層103a的組成與半導體層103b的組成不同，以於後續處理時達到蝕刻選擇性及∕或不同的氧化速率。例如，半導體層103a與103b可包括不同材料、不同組成原子百分比、不同組成重量百分比及∕或其他不同的特性，以於蝕刻製程時達到所欲的蝕刻選擇性，蝕刻製程如形成裝置100通道區中懸式（suspended）通道層所進行的蝕刻製程。在此實施例中，半導體層103a包括矽，且半導體層103b包括具有與矽不同蝕刻選擇性的矽鍺。在一些實施例中，半導體層103a與103b可包括相同材料但不同原子百分比，以達到蝕刻選擇性及∕或不同的氧化速率。例如，半導體層103a與103b可包括矽鍺，其中半導體層103a具有第一矽原子百分比及∕或第一鍺原子百分比，且半導體層103b具有不同的第二矽原子百分比及∕或不同的第二鍺原子百分比。本發明實施例設想到半導體層103a與103b包括任何組合的半導體材料，其可提供所欲的蝕刻選擇性、所欲的氧化速率差異性及∕或所欲的性能特性（例如，最大化電流的材料），其包括本文所揭示的任何半導體材料。在一些實施例中，各層半導體層103a的厚度為約1nm至約10nm、各層半導體層103b的厚度為約1nm至約10nm，且兩者厚度可相同或不同。
可利用任何合適的方法從半導體層（103a與103b）堆疊圖案化鰭片103。例如，可使用包括雙重圖案化或多重圖案化製程的一或多道光學微影（photolithography）製程圖案化鰭片103。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板之上形成犧牲層，並使用光學微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物或心軸（mandrel）作為遮罩元件以圖案化鰭片103。例如，遮罩元件可用於在基板102之上或之中的半導體層之中蝕刻出凹口，以於基板102上保留鰭片103。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應離子蝕刻（reactive ion etching, RIE）及∕或其他合適的製程。例如，乾式蝕刻製程可採用含氧氣體、含氟氣體（例如，CF4 、SF6 、CH2 F2 、CHF3 及∕或C2 F6 ）、含氯氣體（例如，Cl2 、CHCl3 、CCl4 及∕或BCl3 ）、含溴氣體（例如，HBr及∕或CHBr3 ）、含碘氣體、其他合適的氣體及∕或電漿及∕或前述之組合。例如，濕式蝕刻可包括以稀釋氫氟酸（diluted hydrofluoric acid, dHF）、氫氧化鉀（KOH）溶液、氨、含氫氟酸（HF）溶液、硝酸（HNO3 ）及∕或醋酸（CH3 COOH）或其他合適的濕式蝕刻劑來進行蝕刻。形成鰭片103的許多其他方法實施例可能是合適的。
隔離結構104可包括氧化矽（SiO2 ）、氮化矽（Si3 N4 ）、氮氧化矽（SiON）、摻氟矽酸鹽玻璃（fluoride-doped silicate glass, FSG）、低介電常數介電材料及∕或其他合適的絕緣材料。在一實施例中，於基板102中或上方蝕刻出溝槽（例如，鰭片103形成製程的一部份）、以絕緣材料填充溝槽，且對絕緣材料進行化學機械平坦化（chemical mechanical planarization, CMP）製程及∕或回蝕刻製程而保留剩餘的絕緣材料作為隔離結構104。其他型態的絕緣結構也可能是合適的，例如場氧化物與矽局部氧化（local oxidation of silicon, LOCOS）。隔離結構104可包括多層結構，例如於基板102與鰭片103的表面上具有一或多層襯層（liner，例如氮化矽），且於一或多層趁層之上具有主隔離層（例如二氧化矽）。
犧牲閘極介電層126可包括介電材料，例如氧化矽（例如，SiO2 ）或氮氧化矽（例如，SiON），且可利用化學氧化、熱氧化、原子層沉積（atomic layer deposition, ALD）、化學氣相沉積（chemical vapor deposition, CVD）及∕或其他合適的方法形成犧牲閘極介電層126。犧牲閘極電極層127可包括多晶矽（polycrystalline silicon, poly-Si） 或其他材料，且可利用合適的沉積製程如低壓化學氣相沉積（low-pressure CVD, LPCVD）及電漿增強化學氣相沉積（plasma-enhanced CVD, PECVD）形成犧牲閘極電極層127。硬遮罩層128可包括氮化矽或其他合適的介電材料，且可利用化學氣相沉積或其他合適的方法形成硬遮罩層128。硬遮罩層130可包括氧化矽或其他合適的介電材料，且可利用化學氣相沉積或其他合適的方法形成硬遮罩層130。可利用光學微影與蝕刻製程圖案化各個膜層126、127、128與130。閘極間隔物124可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、其他介電材料或前述之組合，且可包括一或多層材料。可透過於隔離結構104、鰭片103與犧牲閘極堆疊106之上沉積間隔物材料作為毯覆層（blanket）來形成閘極間隔物124。接著，利用非等向性（anisotropic）蝕刻製程蝕刻間隔物材料以露出隔離結構104、硬遮罩層130與鰭片103的頂表面。間隔物材料位於犧牲閘極堆疊106側壁上的部分成為閘極間隔物124。鄰近的閘極間隔物124提供開口107露出鰭片103位於裝置100源極∕汲極區中的部分。
在操作14，方法10（第1A圖）蝕刻鰭片103以形成源極∕汲極溝槽105（第3圖）。操作14可包括一或多道光學微影製程與蝕刻製程。例如，光學微影製程可形成遮罩元件，遮罩元件覆蓋裝置100將不被蝕刻的區域。遮罩元件提供鰭片103被蝕刻穿過的開口。在一實施例中，如先前所討論，蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應離子蝕刻及∕或其他合適的製程。再者，可調諧蝕刻製程使其對鰭片103的材料具選擇性，且不會對閘極間隔物124、硬遮罩層130與隔離結構104造成蝕刻（或極微的蝕刻）。半導體層103a與103b的各個表面由於蝕刻製程而於每個源極∕汲極溝槽105中露出。
在操作16，方法10（第1A圖）凹蝕源極∕汲極溝槽105之中的半導體層103b，因而如第4圖所示，於每兩層鄰近的半導體層103a之間及最底層的半導體層103a與基板102之間產生間隙110。詳細而言，第4圖的右側繪示出（以放大圖呈現）於三個側邊被半導體層103a與103b圍繞的其中一個間隙110。間隙110的頂側與底側為半導體層103a的表面且間隙110的左側（或一些其他間隙110的右側）為半導體層103b的表面。在此實施例中，間隙110係設計為具有長方形或實質上為長方形輪廓，將如稍後所討論，其協助產生被內間隔物夾設的孔隙（void）。在間隙110的輪廓不是長方形或實質上為長方形（例如，為梯形或漏斗形）的方法中，可輕易地以內間隔物填充間隙110而不保留孔隙於其中，但這樣對於本發明實施例是不合意的。如第4圖所示，間隙110具有總長度L1（沿著x方向）。間隙110的兩端可具有略呈圓狀的角。間隙110的中間部分（兩端除外）具有長度L2（沿著x方向）。長度L1的選擇是基於半導體層103a的長度L0、半導體層103b的厚度H1、閘極所欲的通道控制（例如，第11圖中的閘極135）以及閘極與源極∕汲極（例如，第11圖中的源極∕汲極108）之間可接受的耦合（或寄生）電容。在一些實施例中，長度L1介於約6.0nm至約10.0nm之間的範圍。在一些實施例中，L1對L0的比例介於約0.05至約0.3之間的範圍。若長度L1過長（例如大於10.0nm）或L1:L0的比例過大（例如大於0.3），在一些情況下，半導體層103a的大部分會沒有被閘極所包覆，且閘極的通道控制可能會遭受較差的性能。若長度L1過短（例如小於6.0nm）或L1:L0的比例過小（例如小於0.05），在一些實施例中，閘極與源極∕汲極耦合電容可能會不合意地過高，或者內間隔物（例如，第10圖中的內間隔物122）可能會過薄而在閘極取代時無法保護源極∕汲極不受蝕刻製程影響。在一些實施例中，L1:H1的比例介於1.0至2.0之間的範圍。若L1:H1的比例過小（例如小於1.0），在一些情況下，間隙110可能較易被內間隔物所填充而不會保留孔隙於其中，但這樣對於本發明實施例是不合意的。若L1:H1的比例過大（例如大於2.0），在一些情況下，間隙110可能過於細長以致於內間隔物可能無法沉積於其中。在中間部分中，間隙110實質上為長方形的，亦即，間隙110的上表面與下表面（其為半導體層103a的表面）在中間部分中實質上相互平行（例如，介於±5度的變化之內）。在一些實施例中，在中間部分的左側與右側，間隙110可具有略呈圓狀的角。在L1介於約6.0nm至約10.0nm之間的範圍的實施例中，長度L2可介於約5.0nm至約8.5nm之間的範圍。在一些實施例中，L2大於L1的50%，例如為L1的約50%至90%。若L2對L1的比例過小（例如小於50%），間隙110可能會較易被內間隔物所填充而不會保留孔隙於其中，在一些實施例中，這樣會不合意地增加閘極與源極∕汲極耦合電容。再者，間隙110在中間部分具有高度H0。高度H0等於(H1+2xH2)，其中H1為半導體層103b的厚度，且H2為半導體層103a於操作16時的厚度損失。在一些實施例中，H1介於約5.0nm至約8.0nm之間的範圍，且H2小於1.5nm，例如小於1.0nm。在一些實施例中，H0對H1的比例介於約1.6至1.0。在H2大於1.5nm或H0對H1的比例大於1.6的方法中，間隙110的輪廓可能會比較像梯形而非長方形，且間隙110可能會較易被內間隔物所填充而不會保留孔隙於其中，但這樣對於本發明實施例是不合意的。
在各種實施例中，為了產生具有長方形或實質上長方形輪廓的間隙110，操作16進行調諧對半導體層103b的材料具有選擇性的蝕刻製程，且其不會對閘極間隔物124、硬遮罩層130、隔離結構104與半導體層103a造成蝕刻（或極微的蝕刻）。可調諧各種蝕刻參數以達到半導體層103b的選擇性蝕刻，例如蝕刻劑組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率（source power）、射頻偏壓、射頻偏壓功率（RF bias power）、蝕刻劑流速、其他合適的蝕刻參數或前述之組合。在此實施例中，操作16對半導體層103b進行使用含氟氣體（例如，HF、F2 、NF3 、CF4 、SF6 、CH2 F2 、CHF3 及∕或C2 F6 ）的等向性乾式蝕刻製程（例如表面氣體∕自由基反應製程），以選擇性地蝕刻包括矽鍺的半導體層103b。在一些實施例中，可調諧含氟氣體對含氧氣體（例如，O2 ）的比例、蝕刻溫度及∕或射頻功率以選擇性地蝕刻矽鍺或矽。在此實施例中，蝕刻製程完成之後，操作16更對源極∕汲極溝槽105中露出的表面進行清洗製程。清洗製程可包括對各個表面施加稀釋清氟酸（d-HF）。以上所討論的間隙110輪廓是蝕刻製程與清洗製程的共同結果。
在操作18，如第5圖所示，方法10（第1A圖）沿著裝置100各個露出的表面沉積介電層112。詳細而言，介電層112沉積於犧牲閘極堆疊106的頂表面上、閘極間隔物124的側壁上以及半導體層103a與103b於源極∕汲極溝槽105中露出的表面上。在各種實施例中，介電層112可包括與半導體層103b及閘極間隔物124不同的材料，以於後續蝕刻製程時達到所欲的蝕刻選擇性。在一些實施例中，介電層112包括介電材料，其包括矽、氧、碳、氮、其他合適的材料或前述之組合（例如，氧化矽、氮化矽、氮氧化矽、碳化矽或碳氮氧化矽）。在一些實施例中，介電層112包括低介電常數介電材料。範例低介電常數介電材料包括摻氟矽酸鹽玻璃、摻碳氧化矽、黑鑽石® （Black Diamond® ，應用材料，聖塔克拉拉，加利福尼亞）、乾凝膠（xerogel）、氣凝膠（aerogel）、非晶氟化碳、聚對二甲苯（parylene）、苯並環丁烯（benzocyclobutene, BCB）、SiLK（陶氏化學，密德蘭，密西根）、聚醯亞胺（polyimide）、其他低介電常數介電材料或前述之組合。
如第5圖的放大局部圖（第5圖的(b)部分）所示，沉積介電層112使其沿著半導體層103a與103b的表面具有均勻或實質上均勻的厚度T。在此實施例中，厚度T係設計在小於H0的一半（亦即，T＜1/2*H0），使得間隙110僅被介電層112部分地填充，而於兩鄰近的半導體層103a之間垂直地（沿著z方向）保留孔隙114（或氣隙（air gap））。詳細而言，孔隙114垂直地設置於兩鄰近半導體層103a上的介電層112之間。再者，孔隙114延伸至第4圖的間隙110的中間部分之中。如稍後將討論的，孔隙114有助於減少裝置100高介電常數金屬閘極及∕或源極∕汲極部件中的寄生電容。為了達到實質上均勻的厚度T，此實施例中的操作18使用原子層沉積技術來沉積介電層112。使用原子層沉積技術，操作18可控制沉積原子層的數量，因而可控制總厚度T。本發明實施例設想到使用其他沉積技術來沉積介電層112使其具有均勻或實質上均勻的厚度T。在各種實施例中，厚度T可介於約3.0nm至6.0nm之間的範圍，例如為約3.5nm至5.5nm之間。若T過大（例如，大於6.0nm），在一些實施例中，可能會完全填充間隙110而沒有保留孔隙於其中，這樣會不合意地增加裝置100閘極與源極∕汲極部件之間的寄生電容。若T過小（例如，小於3.0nm），膜層112可能會無法於後續的通道釋出製程（亦即，移除半導體層103b的蝕刻製程）中承受蝕刻製程。如第5圖的放大局部圖（第5圖的(c)部分）所示，在一些實施例中，孔隙114實質上為長方形。孔隙114的高度H3（沿著z方向）為(H0-2xT)。在一些實施例中，高度H3介於約0.5至1.5nm之間的範圍。在一些實施例中，H3對T的比例（H3:T）係將各種因素納入考量而設計，各種因素如閘極與源極∕汲極部件之間可接受的耦合電容量，以及閘極取代與通道釋出製程時內間隔物112的蝕刻抗性。具有較大的H3:T比例一般可能會導致較大的孔隙及較小的耦合電容，而具有較小的H3:T比例一般可能會導致較厚的內間隔物112、較大的蝕刻抗性以及閘極取代與通道釋出製程時對源極∕汲極部件較佳的保護。在一些實施例中，H3對T的比例（H3:T）是為了上述原因而設計在介於0.15至0.5之間的範圍。若H3:T比例太小（例如小於0.15），在一些情況下，閘極與源極∕汲極部件之間的耦合電容可能會無法接受地過高。若H3對T的比例過大（例如大於0.5），內間隔物112可能會過薄而無法於閘極取代與通道釋出製程時保護源極∕汲極部件。
在操作20，方法10（第1A圖）對介電層112進行回蝕刻製程。回蝕刻製程部分地移除介電層112。詳細而言，如第6圖所示，從犧牲閘極堆疊106、閘極間隔物124與基板102的表面移除介電層112。在此實施例中，僅有介電層112位於間隙110中的部分（第4圖）仍保留在裝置100。介電層112的剩餘部分視為裝置100的內間隔物112（或內間隔物部件112）。再者，如第6圖的放大局部圖所示，內間隔物112部分地填充間隙110，且孔隙114保留設置於兩鄰近半導體層103a上的內間隔物部件112之間。在所示實施例中，回蝕刻製程放大（或侵蝕）孔隙114的外部部分（亦即，孔隙114遠離半導體層103b的部分）。在一些實施例中，回蝕刻製程與蝕刻後清洗製程放大孔隙114一半以上的長度（沿著x方向）。在一些替代實施例中，孔隙114的外部部分沒有被放大。在各種實施例中，回蝕刻製程可進行乾式蝕刻、濕式蝕刻或反應離子蝕刻，可調諧使其對介電層112的材料具有選擇性，且對半導體層103a、犧牲閘極堆疊106與閘極間隔物124造成極微的蝕刻（甚至沒有造成蝕刻）。例如，回蝕刻製程可進行等向性濕式蝕刻製程。如以上所討論，由於裝置100的形貌，相較於介電層112於間隙110中的部分，等向性濕式蝕刻製程有效地從各個表面移除介電層112。半導體層102a與基板102的表面由於操作20而於源極∕汲極溝槽105中露出。
在操作22，如第7圖所示，方法10（第1B圖）從半導體層103a與基板102於源極∕汲極溝槽105中露出的表面磊晶成長源極∕汲極部件108。磊晶製程可使用化學氣相沉積技術（例如，氣相磊晶及∕或超高真空化學氣相沉積）、分子束磊晶（molecular beam epitaxy）、其他合適的磊晶成長製程或前述之組合。磊晶製程可使用氣態及∕或液態前驅物（presursor），其與基板102與半導體層103a的組成反應。方法10也可利用n型摻質及∕或p型摻質摻雜磊晶源極∕汲極部件108。在一些實施例中，對於n型電晶體，磊晶源極∕汲極部件108包括矽，且可利用碳、磷、砷其他n型摻質或前述之組合摻雜磊晶源極∕汲極部件108（例如，形成Si:C磊晶源極∕汲極部件、Si:P磊晶源極∕汲極部件或Si:C:P磊晶源極∕汲極部件）。在一些實施例中，對於p型電晶體，磊晶源極∕汲極部件108包括矽鍺或鍺，且可利用硼、其他p型摻質或前述之組合摻雜磊晶源極∕汲極部件108（例如，形成Si:Ge:B磊晶源極∕汲極部件）。在一些實施例中，磊晶源極∕汲極部件108可包括多層磊晶半導體層，其中多層磊晶半導體層具有不同程度的摻質密度。再者，摻雜可為原位的（in-situ，亦即，於沉積時透過添加雜質至磊晶製程的原材料來摻雜）或異位的（ex-situ，例如，透過沉積製程之後進行佈植製程來摻雜）。在一些實施例中， 進行退火製程（annealing process，例如快速熱退火（rapid thermal annealing, RTA）及∕或雷射退火）活化磊晶源極∕汲極部件108中的摻質。在此實施例中，磊晶源極∕汲極部件108可部分地填充孔隙114。然而，孔隙114的至少一些部分保留。第7圖於(a)部分繪示出裝置100在此製造階段的剖面圖、於(b)部分繪示出膜層103a、103b、112與108的放大圖以及於(c)部分更繪示出圍繞孔隙114的膜層112與源極∕汲極部件108的放大圖。如第7圖的(c)部分所示，孔隙114的一部分保留於裝置100中，且於三側被內間隔物部件112圍繞，且於一側被磊晶源極∕汲極部件108圍繞。此外，在此實施例中，孔隙114的外部部分（亦即，遠離半導體層103b的部分）被磊晶源極∕汲極部件108填充。孔隙114的剩餘部分沿著x方向具有長度L3，且沿著z方向具有高度H3。在此實施例中，孔隙114的剩餘部分實質上為長方形，且在替代實施例中可為圓形或不規則形。高度H3是參照第5圖所討論，且在一些實施例中，高度H3可介於約0.5至1.5nm之間的範圍。在一些實施例中，如以上所討論，H3對T的比例（H3:T）係設計在0.15至0.5之間的範圍。長度L3是由長度L1（參照第4圖及相關內文）、厚度T（參照第5圖及相關內文）以及源極∕汲極部件108至孔隙114之中的侵入程度（encroachment）所決定。在一些實施例中，長度L3可介於0.5nm至3nm之間的範圍。在一些實施例中，L3對T的比例可介於0.1至1.0之間的範圍。若L3:T的比例太小（例如小於0.1），在一些情況下，孔隙114可能會相對過小（與內間隔物112的尺寸相比），且閘極與源極∕汲極部件108之間的耦合電容可能會不可接受地過高。若L3對T的比例太大（例如大於1.0），內間隔物112可能會太薄而無法於閘極取代與通道釋出製程時保護源極∕汲極部件108。孔隙114的體積為高度H3與長度L3的函數。若H3與L3太小（例如小於以上討論它們個別的下端數值），在一些情況下，孔隙114的體積可能會過小而無法實現顯著減少寄生電容。高度H3與長度L3的上端數值（例如分別為1.5nm與3nm）一般受到膜層103b與膜層112的尺寸以及源極∕汲極部件108的侵入程度所限制。
操作24，方法10（第1B圖）於裝置100之上形成接觸蝕刻停止層（contact etch stop layer, CESL）116與層間介電（inter-level dielectric, ILD）層118（第8圖）。如第8圖所示，接觸蝕刻停止層116形成於源極∕汲極部件108、犧牲閘極堆疊106及閘極間隔物124的側壁之上。層間介電層118沉積於接觸蝕刻停止層116之上。接觸蝕刻停止層116可包括氮化矽、氮氧化矽、具有氧或碳元素的氮化矽及∕或其他材料，且可利用化學氣相沉積、物理氣相沉積（physical vapor deposition, PVD）、原子層沉積或其他合適的方法形成接觸蝕刻停止層116。在一實施例中，沿著以上討論的各個表面沉積接觸蝕刻停止層116直到實質上均勻的厚度。層間介電層118可包括四乙氧基矽烷（tetraethoxysilane, TEOS）氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，摻雜氧化矽如硼磷矽酸鹽玻璃（borophosphocilicate glass, BPSG）、摻氟矽酸鹽玻璃（fluoride-doped silicate glass, FSG）、磷矽酸鹽玻璃（phosphocilicate glass, PSG）、摻硼矽酸鹽玻璃（boron doped silicate glass,BSG）及∕或其他合適的介電材料。可利用電漿增強化學氣相沉積、流動式化學氣相沉積（flowable CVD, FCVD）或其他合適的方法形成層間介電層118。層間介電層118填充犧牲閘極堆疊106之間及源極∕汲極部件108之間的各個溝槽。
在操作26，方法10（第1B圖）從裝置100移除犧牲閘極堆疊106，因而形成閘極溝槽125（第9圖）。在一實施例中，操作26可對裝置100進行化學機械平坦化製程，以露出犧牲閘極堆疊106的頂表面。接著，操作26進行一或多道蝕刻製程，以移除如第8圖所示包括硬遮罩層128與130、犧牲閘極電極層127及犧牲閘極介電層126的犧牲閘極堆疊106。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應離子蝕刻、前述之組合或其他合適的蝕刻製程。調諧蝕刻製程使其對犧牲閘極堆疊106的材料具有選擇性，而不會對層間介電層118、接觸蝕刻停止層116、閘極間隔物124與鰭片103（包括半導體層103a與103b）造成蝕刻（或極微的蝕刻）。如第9圖所示，蝕刻製程於兩側的閘極間隔物124之間產生閘極溝槽125。閘極溝槽125露出鰭片103的通道區。
在操作28，方法10（第1B圖）從閘極溝槽125選擇性地移除半導體層103b（第10圖）。在一些實施例中，此製程也稱作為通道釋出製程。在第10圖所示的實施例中，蝕刻製程選擇性地蝕刻半導體層103b而沒有對半導體層103a造成極微的蝕刻（甚至沒有造成蝕刻），且在一些實施例中，對閘極間隔物124及∕或內間隔物部件112造成極微的蝕刻（甚至沒有造成蝕刻）。可調諧各種蝕刻參數以達到半導體層103b的選擇性蝕刻，例如蝕刻劑組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻偏壓、射頻偏壓功率、蝕刻劑流速、其他合適的蝕刻參數或前述之組合。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程或前述之組合。在一些實施例中，乾式蝕刻製程（例如表面氣體∕自由基反應製程）使用含氟氣體（例如，HF、F2 、NF3 、CF4 、SF6 、CH2 F2 、CHF3 及∕或C2 F6 ）以選擇性地蝕刻包括矽鍺的半導體層103b。在一些實施例中，可調諧含氟氣體對含氧氣體（例如O2 ）的比例、蝕刻溫度及∕或射頻功率以選擇性地蝕刻矽或矽鍺。在一些實施例中，濕式蝕刻製程使用包括氫氧化銨（NH4 OH）與水（H2 O）的蝕刻溶液以選擇性地蝕刻半導體層103b。在一些實施例中，使用氫氯酸（HCl）的化學氣相蝕刻製程選擇性地蝕刻半導體層103b。內間隔物部件112由於蝕刻選擇性而得以保護源極∕汲極部件108不受蝕刻製程的影響。如第10圖中的局部放大圖所示，在此實施例中，內間隔物部件112的一側於閘極溝槽125中露出。內間隔物部件112的另一側與源極∕汲極部件108直接接觸。內間隔物部件112與源極∕汲極部件108圍繞孔隙114。
半導體層103a因為操作28而懸於基板102之上，且於各個閘極溝槽125的兩側連接源極∕汲極部件108。在一些實施例中，移除半導體層103b之後，進行蝕刻製程修飾半導體層103a的輪廓以達到所欲的尺寸及∕或所欲的形狀（例如，圓柱形（例如奈米線）、長方形（例如奈米柱（nanobar））、片形（例如奈米片）等）。取決於裝置100的設計需求，本發明實施例更設想到半導體層103a具有次奈米（sub-nanometer）尺寸的實施例。
在操作30，方法10（第1B圖）於閘極溝槽125中形成高介電常數金屬閘極堆疊135，其圍繞每層半導體層103a（第11圖）。在一實施例中，高介電常數金屬閘極堆疊135包括閘極介電層131、閘極介電層131之上的功函數金屬層132以及功函數金屬層132之上的金屬填充層133。閘極介電層131可包括高介電常數材料，例如氧化鉿、氧化鋯、氧化鑭、氧化鈦、氧化釔、鈦酸鍶（strontium titanate）。可利用化學氧化、熱氧化、原子層沉積、化學氣相沉積及∕或其他合適的方法形成閘極介電層131。在一些實施例中，高介電常數金屬閘極堆疊135更包括閘極介電層131與半導體層103a之間的界面層。界面層可包括氧化矽、氮氧化矽或其他合適的材料。在一些實施例中，功函數金屬層132包括n型或p型功函數層。例如，n型功函數層可包括具有足夠低的有效功函數的金屬，例如鈦、鋁、碳化鉭、碳氮化鉭、氮化鉭矽或前述之組合。例如，p型功函數層可包括具有足夠大的有效功函數的金屬，例如氮化鈦、氮化鉭、釕、鉬、鎢、鉑或前述之組合。可利用化學氣相沉積、物理氣相沉積、原子層沉積及∕或其他合適的製程形成功函數金屬層132。在一些實施例中，金屬填充層133可包括鋁、鎢、鈷、銅及∕或其他合適的材料，且可利用化學氣相沉積、物理氣相沉積、電鍍（plating）及∕或其他合適的製程形成金屬填充層133。
如第11圖中的局部放大圖所示，在此實施例中，閘極介電層131設置於半導體層103a的兩鄰近膜層之間並與內間隔物部件112直接接觸，且功函數金屬層132設置緊鄰於閘極介電層131。在一些實施例中，閘極介電層131與功函數金屬層132之間可存在額外膜層，以及∕或可存在被功函數金屬層132圍繞的額外膜層。在高介電常數金屬閘極堆疊135包括如前文討論的界面層的實施例中，界面層設置於閘極介電層131與內間隔物部件112之間（亦即，設置界面層使其與內間隔物部件112及半導體層103a的兩鄰近膜層直接接觸）。位於閘極介電層131正上方或正下方的半導體層103a具有厚度C1（沿著z方向）。位於內間隔物部件112正上方或正下方的半導體層103a具有厚度C2（沿著z方向）。在各種實施例中，C1可與C2相同或不同。再者，內間隔物部件112與源極∕汲極部件108直接接觸之外的部分沿著半導體層103的兩鄰近膜層的表面具有實質上均勻的厚度。孔隙（或氣隙）114被內間隔物部件112與源極∕汲極部件108圍繞。由於空氣具有低介電常數（介電常數為1），使得孔隙114減少高介電常數金屬閘極堆疊135及∕或源極∕汲極部件108的寄生電容，進而提升裝置100的操作速度。於此同時，可選擇內間隔物112的材料以於通道釋出製程時（參照操作28）提供較高的蝕刻選擇性，進而保護源極∕汲極部件108。即使介電常數略高於替代材料（但具有較低的蝕刻選擇性），孔隙114可補償介電常數的差異。
在操作32，方法10（第1B圖）對裝置100進行進一步的製程步驟。例如，方法10可蝕刻裝置100源極∕汲極區中的層間介電層118與接觸蝕刻停止層116以形成露出源極∕汲極部件108的接觸孔（contact hole）、於源極∕汲極部件108上形成矽化物部件、於矽化物部件上形成源極∕汲極接觸件、形成與高介電常數金屬閘極堆疊135連接的閘極接觸件以及形成內連線層。
雖然並非意圖限制本發明，但本發明實施例提供下述的一或多種優點。第一，本發明實施例提供內間隔物與源極∕汲極磊晶部件之間的孔隙。這樣可減少閘極電極與源極∕汲極電極的寄生電容，因而提升裝置的操作速度。第二，本發明實施例提供調諧孔隙尺寸的方法，例如，透過控制鰭片堆疊中半導體層（例如，矽層與矽鍺層）的厚度、控制凹蝕半導體層的製程條件以及控制沉積內間隔物介電層的製程條件。第三，可選擇內間隔物材料以於通道釋出製程時提供低蝕刻速率，進而保護源極∕汲極磊晶部件不受蝕刻損耗。第四，本發明實施例可輕易地與現有半導體製程整合。
在一範例態樣中，本發明實施例是關於一種半導體裝置的製造方法，其包括：提供具有基板與鰭片的結構，鰭片具有第一半導體材料的第一層及第二半導體材料的第二層，第一半導體材料與第二半導體材料不同，其中第一層與第二層交替堆疊於基板之上，結構更具有犧牲閘極堆疊及閘極間隔物，犧牲閘極堆疊齒合鰭片的通道區，且閘極間隔物位於犧牲閘極堆疊的側壁上。半導體的製造方法更包括：蝕刻鰭片的源極∕汲極區以產生源極∕汲極溝槽；部分地凹蝕於源極∕汲極溝槽中露出的第二層，以於第一層的兩鄰近膜層之間產生間隙；以及於閘極間隔物、第一層與第二層的表面上沉積介電層，其中介電層部分地填充間隙而保留孔隙，孔隙夾設於第一層的兩鄰近膜層上的介電層之間。
在一實施例中，半導體的製造方法更包括對介電層進行回蝕刻製程，以露出源極∕汲極溝槽中部份的第一層，其中孔隙的一部分保留夾設於第一層的兩鄰近膜層上的介電層之間。在又一實施例中，半導體的製造方法包括從第一層於源極∕汲極溝槽中露出的部分磊晶成長第三半導體材料，其中孔隙的上述部分保留夾設於第一層的兩鄰近膜層上的介電層之間。在半導體的製造方法的更一些實施例中，孔隙被介電層與第三半導體材料所圍繞。半導體的製造方法可更包括移除犧牲閘極堆疊以產生閘極溝槽，以及從閘極溝槽移除第二層，以露出閘極溝槽中的介電層。半導體的製造方法可更包括於閘極溝槽中形成高介電常數金屬閘極堆疊。
在半導體的製造方法的一些實施例中，部分地凹蝕第二層的步驟包括等向性乾式蝕刻製程，等向性乾式蝕刻製程對第二半導體材料具有選擇性。在一些實施例中，部分地凹蝕第二層的步驟更包括完成等向性乾式蝕刻製程之後，實施使用稀釋氫氟酸的清洗製程。在半導體的製造方法的一些實施例中，介電層是利用原子層沉積所沉積而成。
在另一範例態樣中，本發明實施例是關於一種半導體裝置的製造方法，其包括：提供具有基板與鰭片的結構，鰭片具有交替堆疊的第一層與第二層，其中第一層包括第一半導體材料且第二層包括第二半導體材料，第一半導體材料與第二半導體材料不同。半導體的製造方法更包括：蝕刻鰭片的源極∕汲極區以產生源極∕汲極溝槽；利用等向性乾式蝕刻製程部分地凹蝕於源極∕汲極溝槽中露出的第二層，以於第一層的兩鄰近膜層之間產生至少一間隙；於第一層與第二層的表面上沉積介電層，其中介電層部分地填充間隙而保留孔隙，孔隙位於第一層的兩鄰近膜層上的介電層的兩個部分之間；回蝕刻介電層，以露出源極∕汲極溝槽中第一層的表面；以及從源極∕汲極溝槽中露出的第一層的至少上述表面磊晶成長第三半導體材料，其中孔隙保留於第一層的兩鄰近膜層上的介電層的兩個部分之間。
在半導體的製造方法的一些實施例中，介電層包括低介電常數材料、氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽或碳氮氧化矽。在一些實施例中，介電層是利用原子層沉積所沉積而成，且介電層的厚度係控制在小於第二層的厚度的一半。
在一些實施例中，半導體的製造方法更包括於間隙之中沉積介電層的步驟之前，使用稀釋氫氟酸清洗間隙。在結構更包括犧牲閘極堆疊與閘極間隔物層，犧牲閘極堆疊齒合鰭片的通道區，且閘極間隔物位於犧牲閘極堆疊的側壁上的實施例中，半導體裝置的製造方法更包括：於磊晶成長第三半導體材料的步驟之後，移除犧牲閘極堆疊以產生閘極溝槽；從閘極溝槽移除第二層，以露出閘極溝槽中的介電層；以及於閘極溝槽中形成高介電常數金屬閘極堆疊，其中介電層與孔隙設置於高介電常數金屬閘極堆疊與第三半導體材料之間。在半導體的製造方法的一些實施例中，部分地凹蝕第二層的步驟對間隙之上的第一層造成厚度損失，且厚度損失小於1.5nm。
在更另一範例態樣中，本發明實施例是關於一種半導體裝置，其包括：基板；基板之上的兩個源極∕汲極部件；懸於基板之上的半導體層，其連接兩個源極∕汲極部件；設置於半導體層的兩鄰近膜層之間的第一介電層；以及位於第一介電層與其中一個源極∕汲極部件之間的氣隙。
在半導體裝置的一些實施例中，氣隙被第一介電層與其中一個源極∕汲極部件所圍繞。在一些實施例中，第一介電層沿著半導體層的兩鄰近膜層的表面上具有實質上均勻的厚度。
在一些實施例中，半導體裝置更包括位於半導體層的兩鄰近膜層之間的高介電常數介電層，其中第一介電層與氣隙設置於其中一個源極∕汲極部件與高介電常數介電層之間。在更一實施例中，半導體裝置包括位於半導體層的兩鄰近膜層之間的閘極金屬層，其中高介電常數介電層設置於第一介電層與閘極金屬層之間。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
10:方法 12,14,16,18,20,22,24,26,28,30,32:操作 100:裝置 102:基板 103:鰭片 103a,103b:半導體層 104:隔離結構 105:源極∕汲極溝槽 106:犧牲閘極堆疊 107:溝槽 108:源極∕汲極部件 110:間隙 112:介電層/內間隔物部件 114:孔隙 116:接觸蝕刻停止層 118:層間介電層 124:閘極間隔物 125:閘極溝槽 126:犧牲閘極介電層 127:犧牲閘極電極層 128,130:硬遮罩層 131:閘極電介層 132:功函數金屬層 133:金屬填充層 135:高介電常數金屬閘極堆疊 A-A:線段 C1,C2:厚度 H0,H3:高度 H1,T:厚度 H2:厚度損失 L0,L1,L2,L3:長度
以下實施方式與所附圖式一併閱讀較容易理解本發明實施例。應強調的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小各種部件的尺寸，以清楚地表現出本發明實施例的特徵。 第1A與1B圖是根據本發明的各種態樣的多閘極裝置製造方法的流程圖。 第2A圖是根據本發明的各種態樣，多閘極裝置在第1A與1B圖中方法的製造階段部分的透視圖。 第2B與3至11圖是本發明的各種態樣，多閘極裝置在與第1A與1B圖中方法相關的各種製造階段部分的剖面圖。
100:裝置
102:基板
103:鰭片
103a,103b:半導體層
104:隔離結構
106:犧牲閘極堆疊
107:溝槽
124:閘極間隔物
A-A:線段

Claims (1)

  1. 一種半導體裝置的製造方法，包括： 提供具有一基板與一鰭片的一結構，該鰭片具有一第一半導體材料的多個第一層及一第二半導體材料的多個第二層，該第一半導體材料與該第二半導體材料不同，其中該些第一層與該些第二層交替堆疊於該基板之上，該結構更具有一犧牲閘極堆疊及多個閘極間隔物，該犧牲閘極堆疊齒合（engaging）該鰭片的一通道區，且該些閘極間隔物位於該犧牲閘極堆疊的側壁上； 蝕刻該鰭片的一源極∕汲極（S/D）區以產生一源極∕汲極溝槽； 部分地凹蝕於該源極∕汲極溝槽中露出的該些第二層，以於該些第一層的兩鄰近膜層之間產生一間隙（gap）；以及 於該些閘極間隔物、該些第一層與該些第二層的表面上沉積一介電層，其中該介電層部分地填充該間隙而保留一孔隙（void），該孔隙夾設於該些第一層的該兩鄰近膜層上的該介電層之間。
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