TWI756190B - 半導體裝置及製作半導體裝置之方法 - Google Patents

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Abstract

於製作半導體裝置之方法中，摻雜層係形成於基材中。形成接觸摻雜層之阻絕層。半導體層係形成於基材和阻絕層上。藉由圖案化半導體層、阻絕層和摻雜層，來形成鰭片式結構，而使鰭片式結構包含具有半導體層之通道區域和具有摻雜層之井區域。形成隔離絕緣層，而使鰭片式結構之第一部分從隔離絕緣層突伸出，且鰭片式結構之第二部分嵌入至隔離絕緣層中。閘極結構係形成於鰭片式結構和隔離絕緣層上。

Description

半導體裝置及製作半導體裝置之方法
本揭露係有關一種半導體積體電路，且特別是提供一種具有鰭片式結構之半導體裝置及其製作方法。
隨著半導體工業已進展至奈米技術製程節點，於更高之裝置密度、更高之性能和更低之成本的追求中，來自於製程和設計困境之挑戰已導致三維設計之發展，如鰭片式場效電晶體(Fin Field Effect Transistor；Fin FET)。鰭片式FET裝置基本包含具有高深寬比之半導體鰭片，其中半導體電晶體裝置之通道和源極/汲極區域係被形成。閘極係形成於鰭片式結構之上，並沿著鰭片式結構之兩側(如包裝)，而利用通道和源極/汲極區域之增加的表面積之優點，生成更快、更可靠且更易控制之半導體電晶體裝置。
根據本揭露之一態樣，製作半導體裝置之方法包含形成摻雜層於基材中。佈植第一摻質，以形成摻雜層於 基材中。佈植第二摻質於基材中。形成半導體層於基材上。藉由從基材擴散第一摻質與第二摻質至半導體層中，來形成阻絕層於半導體層中。藉由圖案化半導體層、阻絕層和摻雜層，來形成鰭片式結構。形成隔離絕緣層，而使鰭片式結構之第一部分從隔離絕緣層突伸出，且鰭片式結構之第二部分嵌入至隔離絕緣層中。形成閘極結構於鰭片式結構和隔離絕緣層上。其中，阻絕層之至少一部分係沿著一方向從隔離絕緣層突伸出，且此方向係朝向閘極結構。
根據本揭露之另一態樣，一種包含鰭片式FET裝置之半導體裝置。鰭片式FET裝置包含鰭片式結構。鰭片式結構包含井區域、接觸井區域之阻絕層，以及半導體層。鰭片式FET更包含隔離絕緣層，其中鰭片式結構之第一部分從隔離絕緣層突伸出，且鰭片式結構之第二部分嵌入至隔離絕緣層中。鰭片式FET裝置更包含覆蓋鰭片式結構之至少一部分與隔離絕緣層的閘極結構。其中，阻絕層包含第一組摻質、第二組摻質與磊晶層，且磊晶層包含矽碳化合物。
根據本揭露之又一態樣，製作半導體裝置之方法包含下述步驟。形成摻雜層於基材中，其中摻雜層包含第一組摻質。形成包含第二組摻質之阻絕層，其中第二組摻質之至少一部分係佈植第一組摻質之至少一部分。形成半導體層於基材上。藉由圖案化半導體層、阻絕層與摻雜層，形成鰭片式結構，而使鰭片式結構包含通道區域和井區域，其中通道區域包含半導體層，且井區域包含摻雜層。隔離絕緣層係被形成，而使鰭片式結構之第一部分從隔離絕緣層突伸 出，且鰭片式結構之第二部分嵌入至隔離絕緣層中。形成閘極結構於鰭片式結構和隔離絕緣層上。
10/12/14/950/1650/1850/2450:鰭片式結構
102/1300/1700/1900/2800:鰭片式場效電晶體裝置
105/205/1405/1605/2005:基材
120:阻絕層
160/1260/1660/1860:通道區域
165/1265/1665/1865:井區域
210/525/1510/2125:磊晶層
315/630/1415/1615/1815/2315:摻雜層
2015:第一摻雜層
2130:第二摻雜層
420/1620/1820/2420:摻雜磊晶層
735/2235:遮罩層
835/2335:遮罩圖案
955:形狀
1055/1655/1855/2555:隔離絕緣層
1365/1765/1965/2865:介面層
1370/1770/1970/2870:閘極介電層
1375/1775/1975/2875:功函數調整層
1380/1780/1980/2880:閘極電極
h:高度
s:間隔
t/tSTI/T1/T2/T3:厚度
w:寬度
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸可任意地增加或減少。
〔圖1〕係繪示根據本揭露之一些實施例之具有鰭片式結構之例示半導體場效電晶體裝置。
〔圖2〕至〔圖13〕係繪示根據本揭露之一些實施例之製作具有鰭片式結構之半導體場效電晶體裝置的例示循序操作。
〔圖14〕與〔圖15〕係繪示根據本揭露之一些實施例之製作具有鰭片式結構之半導體場效電晶體裝置之例示操作。
〔圖16〕與〔圖17〕係繪示根據本揭露之一些實施例之製作具有鰭片式結構之半導體場效電晶體裝置之例示操作。
〔圖18〕與〔圖19〕係繪示根據本揭露之一些實施例之製作具有鰭片式結構之半導體場效電晶體裝置之例示操作。
〔圖20〕至〔圖28〕係繪示根據本揭露之一些實施例之製作具有鰭片式結構之半導體場效電晶體裝置的例示循序操作。
以下的揭露提供了許多不同的實施例或例子，以實施發明之不同特徵。以下所描述之構件與安排的特定例子係用以簡化本揭露。當然這些僅為例子，並非用以做為限制。舉例而言，在描述中，第一特徵形成於第二特徵上方或上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，而也可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，如此第一特徵與第二特徵可能不會直接接觸。此外，本揭露可能會在各例子中重複參考數字及/或文字。這樣的重複係基於簡單與清楚之目的，以其本身而言並非用以指定所討論之各實施例及/或配置之間的關係。
另外，在此可能會使用空間相對用語，例如「向下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便描述來說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。除了在圖中所繪示之方向外，這些空間相對用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其他方位上)，因此可利用同樣的方式來解釋在此所使用之空間相對描述符號。此外，「所製成(made of)」 之用語可指為「包含(comprising)」或「所組成(consisting of)」等用語。
於本揭露之一些實施例中，鰭片式場效電晶體裝置(Field Effect Transistor；FET)包含抑制鰭片式FET之井區域的雜質擴散至鰭片式FET之通道區域的結構。舉例而言，如圖1所示，鰭片式FET裝置102包含井區域165、阻絕層120和設置於井區域165上之通道區域160。在一實施例中，阻絕層120包含碳化矽或包含碳之矽化物。阻絕層120可磊晶地生成於基材105之表面上。阻絕層120可抑制摻雜於井區域165之雜質擴散至通道區域160中，例如，於對應製作鰭片式FET裝置102之熱操作期間。雖然在一些實施例中，阻絕層係磊晶生成之材料的層，但在其他實施例中，阻絕層包含佈植至基材105中之共佈植摻質。鰭片式FET裝置102包含鰭片式結構10、12與14。然而，鰭片式結構之數量不限制為三個。鰭片式結構之數量可為一個、二個、四個、五個或更多。
圖2至圖13係繪示根據本揭露之一些實施例之製作具有鰭片式結構之半導體場效電晶體裝置的例示循序操作。並未所有描述之組份係必須的，然而，一或多個實施可包含未顯示於圖中之額外組份。組份之排列與類型之變化可於不悖離本揭露所描述之申請專利範圍下進行。額外之組份、不同之組份及/或更少之組份可被提供。其次，操作之順序可被改變。
於圖2中，磊晶層210係磊晶地生成於基材205之表面上。磊晶層210隨之將作為阻絕層且包含具有抵抗井區域中雜質之阻絕性質的材料。舉例而言，磊晶層210可為包含碳之矽化物或碳化矽。磊晶層210可具有範圍實質為從2奈米(nm)至30nm之厚度t。在一些實施例中，磊晶層210具有範圍實質為從2nm至10nm之厚度t。
舉例而言，基材205係具有範圍實質為從1×1015cm-3至1×1018cm-3之摻雜濃度的p型矽基材。在其他實施例中，基材205係具有範圍實質為從1×1015cm-3至1×1018cm-3之摻雜濃度的n型矽基材。基材205具有(100)之上表面，在一些實施例中。
額外地，基材205可包含另一元素半導體，例如：鍺；包含IV-IV族化合物半導體之化合物半導體，例如：碳化矽與矽鍺；包含III-V族化合物半導體之化合物半導體，例如：GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，或者上述材料之任意組合。在一實施例中，基材205係絕緣體覆矽(Silicon on Insulator；SOI)基材之矽層。非結晶基材，如非晶矽或非晶碳化矽，或者絕緣材料，如氧化矽，亦可作為基材205。基材205可包含已適當摻雜雜質(例如，p型或n型導電材料)之各個區域。
於圖3中，摻質，亦可稱之為雜質離子，係佈植至基材205中，以形成摻雜層315於基材205中。在一些實施例中，離子佈植操作係用以佈植摻質於基材205中。舉例 而言，摻質可為硼、二氟化硼(BF2)、氟、銦或上述材料之任意混合，以製作n型鰭片式FET之p型井，且摻質可為磷、砷、氟或上述材料之任意混合，以製作p型鰭片式FET之n型井。在一些實施例中，植入抗擊穿(Anti-Punch Through；APT)佈植劑之另一離子佈植操作係被進行，以避免擊穿效應。APT佈植劑一般用以作為主體鰭片式短通道效應(Bulk-Fin Short Channel Effect；Bulk-Fin SCE)控制。
如圖3所示之佈植操作之後，退火操作係被進行，以活化摻雜層315中之摻質。退火操作可於範圍實質為從800℃至1200℃之溫度下，進行最多實質1分鐘。在一些實施例中，退火操作可於範圍實質為從600℃至1100℃之溫度下，進行實質為從0.1秒至30秒。退火操作可使摻質擴散至磊晶層210中，故形成如圖4所示之摻雜磊晶層420。摻雜磊晶層420可包含井佈植劑(例如：p型井之硼或n型井之磷)，以及APT佈植劑。
於圖5中，磊晶層252係磊晶地生成摻雜磊晶層420之表面上。磊晶層525可例如為矽、碳化矽、III-V族化合物材料或其他適當之材料。在一些實施例中，基材205與磊晶層525為矽、鍺或III-V族磊晶層之一者。磊晶層525之後係用以形成一或多個鰭片式結構。在一些實施例中，磊晶層525之高度的範圍實質為從100nm至300nm，且在其他實施例中，磊晶層525之高度的範圍實質為從50nm至100nm。
如圖6所示，對應磊晶層525之磊晶生成的溫度可使一些摻雜層315與摻雜磊晶層420中之摻質擴散至磊晶層525中，以形成摻雜層630於磊晶層525中。然而，由於摻雜磊晶層420，作為阻絕層，係設置於摻雜層315與磊晶層525之間，擴散至磊晶層525之雜質數量可被最少化。於此關係中，摻雜磊晶層420可通過對應摻雜層315之摻雜分布的限制，有助於摻質擴散控制，而降低摻質從摻雜層315至磊晶層525之逆擴散(back-diffusion)。
於圖7中，遮罩層735形成於磊晶層525上。舉例而言，遮罩層735可包含襯墊氧化層與遮罩層。在一些實施例中，襯墊氧化層為氧化矽層，且遮罩層為氮化矽遮罩層。襯墊氧化層可例如利用熱氧化操作形成，且襯墊氧化層可作為磊晶層525與氮化矽遮罩層之間的黏結層。氮化矽遮罩層可利用化學汽相沉積(Chemical Vapor Deposition；CVD)、低壓化學汽相沉積(Low Pressur Chemical Vapor Deposition；LPCVD)或電漿輔助化學汽相沉積(Plasma Enhanced Chemical Vapor Deposition；PECVD)。襯墊氧化層之厚度的範圍實質為從2nm至15nm，且氮化矽遮罩層之厚度的範圍實質為從10nm至50nm，在一些實施例中。
如圖8所示，藉由圖案化操作，遮罩層735係圖案化為遮罩圖案835。在一些實施例中，每一個遮罩圖案835之寬度w的範圍實質為從5nm至40nm，或者在其他實施例 中，每一個遮罩圖案835之寬度w的範圍實質為從10nm至30nm。
如圖9所示，使用遮罩圖案835作為蝕刻遮罩，並藉由進行溝渠蝕刻操作，磊晶層525、磊晶層525之摻雜層630、摻雜磊晶層420與基材205之摻雜層315係被圖案化為鰭片式結構950。在一些實施例中，鰭片式結構950之底部分具有弧形形狀955。
溝渠蝕刻操作可藉由包含乾式蝕刻操作、濕式蝕刻操作或乾式蝕刻操作與濕式蝕刻操作之結合的各種操作進行。乾式蝕刻操作可使用含氟氣體(例如：CF4、SF6、CH2F2、CHF3及/或C4F8)、含溴氣體(例如：HBr及/或CHBr3)、含氧氣體、含碘氣體、其他適當之氣體及/或電漿，或者上述技術之任意組合。
於圖9中，三個鰭片式結構950係彼此相鄰設置。然而，鰭片式結構之數量並不限於三個。鰭片式結構之數量可為一個、二個、四個、五個或更多。另外，一或多個虛設鰭片式結構可設置於相鄰鰭片式結構950之兩側，以改善圖案化操作中之圖案保真度(fidelity)。在一些實施例中，鰭片式結構950之寬度w的範圍實質為從5nm至40nm，且在某些實施例中，鰭片式結構950之寬度w的範圍實質為從7nm至15nm。在一些實施例中，鰭片式結構950之高度h的範圍實質為從100nm至300nm，且在其他實施例中，鰭片式結構950之高度h的範圍實質為從50nm至100nm。在一些實施例中，鰭片式結構950間之間隔s的範圍實 質為從5nm至80nm，且在其他實施例中，鰭片式結構950間之間隔s的範圍實質為從7nm至15nm。然而，本揭露所屬技術領域具有通常知識者可了解前述描述所述之尺寸與數值僅為舉例，且其可改變調整，以適合不同尺度之積體電路。
於圖10中，隔離絕緣層1055，淺溝渠隔離(Shallow Trench Isolation；STI)操作所生成之一部分，係形成於基材205之摻雜層315的表面上，且圍繞鰭片式結構950和遮罩圖案835，以完全地嵌埋鰭片式結構950和遮罩圖案835。隔離絕緣層1055可包含一或多層之絕緣材料。每一層絕緣材料可包含例如氧化矽、二氧化矽、氮化矽、氮氧化矽、SiOCN、氟摻雜矽玻璃(Fluorine-doped Silicate Glass；FSG)或低k值介電材料。隔離絕緣層1055可利用CVD操作形成，例如：LPCVD操作、電漿CVD操作、可流動式CVD操作、分子層沉積(Molecular Layer Deposition；MLD)操作或其他操作。
於可流動式CVD中，可流動之介電材料取代氧化矽被沉積。可流動介電材料，如其名稱所言，其於沉積期間可流動，而以高深寬比填入間隙或間隔。通常，各種化學物質係添加至含矽前趨物，以容許沉積膜流動。在一些實施例中，氮氫化物之鍵結係被添加。可流動介電材料前驅物之具體例，特別是可流動之氧化矽前驅物，包含矽酸鹽化合物、矽氧烷化合物、甲基倍半矽氧烷化合物(Methyl Silsesquioxane；MSQ)、氫倍半矽氧烷化合物(Hydrogen Silsesquioxane；HSQ)、MSQ/HSQ、全氫矽氮烷(perhydrosilazane；TCPS)、全氫聚矽氮烷(perhydro-polysilazane；PSZ)、四乙氧基矽烷(tetraethyl orthosilicate；TEOS)，或者矽烷基胺化合物，例如：三矽烷胺(trisilylamine；TSA)。此些可流動之氧化矽材料係形成於多操作製程中。於可流動膜沉積後，可流動膜係被交聯且退火，以移除不需要之元素，而生成氧化矽。當不需要之元素移除時，可流動膜密化(densifies)且收縮。在一些實施例中，數個退火製程被實施。可流動膜係被交聯且退火超過一次。可流動膜可以硼及/或磷摻雜。隔離絕緣層1055係藉由旋轉塗佈於玻璃(Spin-on Glass；SOG)、SiO、SiON、SiOCN及/或氟摻雜矽玻璃(Fluorine-doped Silicate Glass；FSG)上之一或多層來形成，在一些實施例中。
於圖11中，遮罩圖案835與隔離絕緣層1055之一部分係被移除，例如藉由化學機械研磨(Chemmical Mechical Polishing；CMP)操作或其他平坦化操作，如回蝕(etch-back)操作。於圖12中，隔離絕緣層1055係被蝕刻。蝕刻操作可包含乾式蝕刻操作、濕式蝕刻操作或乾式蝕刻操作與濕式蝕刻操作之結合的各種操作進行。乾式蝕刻操作可使用含氟氣體(例如：CF4、SF6、CH2F2、CHF3及/或C4F8)、含氯氣體(例如：Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如：HBr及/或CHBr3)、含氧氣體、含碘氣體、其他適當之氣體及/或電漿，或者上述技術之任意組合。隔 離絕緣層1055之所得厚度tSTI的範圍實質可從100nm至600nm。在一些實施例中，隔離絕緣層1055之所得厚度tSTI的範圍實質可從30nm至200nm。在此實施例中，隔離絕緣層1055係被蝕刻，以使隔離絕緣層1055之最高表面實質相等於摻雜磊晶層420之最高表面。從隔離絕緣層1055突伸出之鰭片式結構950的一部分變化為鰭片式FET之通道區域1260，且嵌入至隔離絕緣層1055中之鰭片式結構950之一部分變化為鰭片式FET之井區域1265。鰭片式FET之井區域1265包含摻雜層315和摻雜磊晶層420。
於圖13中，閘極結構形成於鰭片式結構950與隔離絕緣層1055上，以形成鰭片式FET裝置1300。閘極結構包含介面層1365、閘極介電層1370、功函數調整層1375和閘極電極1380，且其中每一者皆沉積於鰭片式結構950和隔離絕緣層1055上。
介面層1365可包含介電材料，例如氧化矽層(SiO2)。介電層1365可藉由化學氧化、熱氧化、原子層沉積(Atomic Layer Deposition；ALD)、CVD及/或其他適當之操作形成。對於介面層1365、高k值介電材料1370、功函數調整層1375和閘極電極1380，雖然其係顯示為單一層材料，但介面層1365、高k值介電材料1370、功函數調整層1375和閘極電極1380中之每一者可包含多層材料。
在一些實施例中，閘極介電層1370包含一或多層之介電材料，如氧化矽、氮化矽、高k值介電材料、其他適當之介電材料及/或上述材料之任意混合。高k值介電材料 包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適當之高k值介電材料及/或上述材料之任意組合。在一些實施例中，氧化鉿(HfO2)係被使用。高k值介電材料層1370可藉由ALD、CVD、物理汽相沉積(Physical Vapor Deposition；PVD)、高密度電漿CVD(High Density Plasma CVD；HDPCVD)、其他適當之操作及/或上述技術之任意組合來形成。在一些實施例中，高k值介電材料層1370之厚度的範圍實質為從1nm至10nm，且在其他實施例中，高k值介電材料層1370之厚度的範圍實質為從2nm至7nm。
在一些實施例中，功函數調整層1375係插入於高k值介電層1370與閘極電極1380之間。功函數調整層1375係由傳導材料所製作，如單一層之TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或者多層之兩種或多種的此些材料。對於n型鰭片式FET，一或多種之TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi係作為功函數調整層，且對於p通道鰭片式FET，一或多種之TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co係作為功函數調整層。功函數調整層1375可藉由ALD、PVD、CVD、電子束蒸鍍或其他適當之操作形成。
在一些實施例中，閘極電極1380包含一或多層之傳導材料，如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳矽化物、鈷矽化物、TiN、WN、TiAl、TiAlN、 TaCN、TaC、TaSiN、金屬合金、其他適當之材料及/或上述材料之任意混合。
在一些實施例中，對於n型鰭片式FET，鰭片式FET裝置1300之井區域1265包含p型摻質，如硼、銦、氟和氮。在一些實施例中，對於p型鰭片式FET，鰭片式FET裝置1300之井區域1265包含n型摻質，如磷、砷、氟、碳和氮。
磊晶層210可用以製作摻質擴散控制。於製作摻質擴散控制中，磊晶層210可用以作為阻絕材料，以限制對應摻雜層315之摻雜分布，而降低摻質從摻雜層315至磊晶層525之逆擴散。摻雜分布之限制有助於通道區域1260與井區域1265間陡峭(abrupt)摻雜分布之達成。藉由用為阻止摻質擴散的間隙原子吸收劑(interstitial atom getter)，磊晶層210可提供更佳之通道區域1260與井區域1265間的分布陡峭度。於此關係中，磊晶層210中之碳雜質可稱之為吸收雜質(gettering impurities)。藉由作為間隙原子吸收劑，磊晶層210可降低鰭片製作操作期間所生成之通道缺陷。
擴散可於熱操作(如：退火操作和磊晶生成操作)時發生，且導致摻質從井區域1265擴散至並在於鰭片式FET裝置1300之通道區域1260中，且擴散可引起裝置性能下降。舉例而言，逆擴散可導致任意摻質之變動於鰭片式FET裝置1300之通道區域內，並導致其臨界電壓(Vt)相對於沒有逆擴散之裝置不匹配。擴散之減緩可改善短通道控制 與載子遷移率，且可降低任意摻質之變動於鰭片式FET裝置1300中。由於APT及/或井摻質之逆擴散，任意摻質之變動可為非所求之摻質。再者，通道缺陷生成之降低，如於磊晶層525中，可提供改善之有效寬度(Weff)和改善之產率。
雖然前述摻質佈植至基材中之操作於磊晶層生成之後，但在一些實施例中，摻質佈植至基材中，以形成井層之操作係於磊晶層生成之前。在接續之實施例中，結構、材料、操作、製程及/或配置相同於或類似於前述之實施例可被實施，且其詳細之描述可被省略。
如圖14所示，摻質係藉由利用如圖3所述之離子佈植，佈植至基材1405中，以形成摻雜層1415於基材1405中。於圖15中，磊晶層1510係磊晶地生成於基材1405之摻雜層1415上，且其係類似於關於圖2之製程操作。磊晶層1510可例如為矽或碳化矽。在一些實施例中，退火操作係於摻質佈植至基材1405之後與於磊晶地生成磊晶層1510之前進行。在其他實施例中，退火操作係於磊晶地生成磊晶層1510之後進行。
比較圖3和圖14，應用於圖14之離子佈植的佈植能量係低於應用於圖3之離子佈植的佈植能量，由於圖14中之磊晶層1510係於摻質佈植至基材1405中之後所生成。在一些實施例中，後續所進行用以形成鰭片式FET裝置1300之操作接續於如圖4至圖13所述之操作。
在一些實施例中，替代形成碳化矽層於井層上，碳離子係佈植於且鄰近摻雜層(如圖3所示之摻雜層 315)之表面，以形成阻絕層。碳離子佈植可直接地進行於摻雜層之表面上，或者透過氧化層，形成於摻雜層之表面上。若氧化層係被形成，於碳離子佈植之後，此氧化層係藉由如乾式蝕刻及/或濕式蝕刻來移除。
參照圖12，雖然如前所述，實施於隔離絕緣層(如圖12所示之隔離絕緣層1055)之蝕刻操作導致隔離絕緣層具有一最高表面，且此最高表面係實質相等於摻雜磊晶層(如圖12所示之摻雜磊晶層420)之最高表面，但在其他實施例中，蝕刻操作係被進行，而使隔離絕緣層係位於不同之位置。
舉例而言，於圖16中，隔離絕緣層1655已形成於基材1605之摻雜層1615的表面上。在一些實施例中，隔離絕緣層1655係形成為STI操作之一部分，然後蝕刻，而使隔離絕緣層1655具有一最高表面，且此最高表面實質相等於摻雜磊晶層1620之最底表面。隔離絕緣層1655之厚度tSTI的範圍實質為從20nm至500nm。在一些實施例中，隔離絕緣層1655之厚度tSTI的範圍實質為從30nm至200nm。在一些實施例中，摻雜磊晶層1620之厚度T1的範圍實質為從2nm至10nm。
在一些實施例中，為了獲得圖16之配置，圖2至圖11所示之操作係被應用。在其他實施例中，為了獲得圖16之配置，被圖4至圖11中所示之操作所接續的圖14和圖15中所示之操作係被應用。於圖11或圖15之蝕刻操作中，蝕刻操作係實施於隔離絕緣層(如圖11所示之隔離絕緣層 1055)上，而使所得隔離絕緣層1655具有一最高表面，且此最高表面實質相等於摻雜磊晶層1620之最低表面。隔離絕緣層1655之厚度tSTI的範圍實質為從100nm至500nm，在一些實施例中。摻雜磊晶層1620之厚度T1的範圍實質為從5nm至30nm，在一些實施例中。
從隔離絕緣層1655突伸出之鰭片式結構1650的一部分變化為鰭片式FET之通道區域1660，且嵌入至隔離絕緣層1655之鰭片式結構1650的一部分變化為鰭片式FET之井區域1665。鰭片式FET之井區域1665包含摻雜層1615與摻雜磊晶層1620。
於圖17中，閘極結構形成於鰭片式結構1650與隔離絕緣層1655上，以形成鰭片式FET裝置1700。閘極結構包含介面層1765、閘極介電層1770、功函數調整層1775與閘極電極1780，且其中每一者係沉積於鰭片式結構1750和隔離絕緣層1655上。
在其他實施例中，如圖18所示，對於所得之隔離絕緣層1855，隔離絕緣層(如圖10中之隔離絕緣層1055)可被蝕刻，摻雜磊晶層1820之一部分從隔離絕緣層1855之最高表面突伸出，且摻雜磊晶層1820之一部分嵌入至隔離絕緣層1855中。隔離絕緣層1855之厚度tSTI的範圍實質為從30nm至200nm，在一些實施例中。摻雜磊晶層1820之厚度T1的範圍實質為從2nm至10nm，在一些實施例中。從隔離絕緣層1855之最高表面突伸出的摻雜磊晶層1820之部分的厚度T2之範圍實質為從1nm至3nm，在一些實施 例中。嵌入至隔離絕緣層1855之摻雜磊晶層1820之部分的厚度T3之範圍實質為從1nm至7nm，在一些實施例中。
在一些實施例中，為了獲得圖18之配置，圖2至圖11中所示之操作係被應用。在其他實施例中，為了獲得圖18之配置，被圖4至圖11中所示之操作所接續的圖14和圖15中所示之操作係被應用。於圖11之蝕刻操作中，蝕刻操作係實施於隔離絕緣層(如圖11所示之隔離絕緣層1055)上，而使所得隔離絕緣層1855具有從隔離絕緣層1855之最高表面突伸出之摻雜磊晶層1820的一部分與嵌入至隔離絕緣層1855中之摻雜磊晶層的一部分。
從隔離絕緣層1855突伸出之鰭片式結構1850的一部分變化為鰭片式FET之通道區域1860，且嵌入至隔離絕緣層1855之鰭片式結構1850之一部分變化為鰭片式FET之井區域1865。鰭片式FET之井區域1865包含摻雜層1815與摻雜磊晶層1820。
於圖19中，閘極結構形成於鰭片式結構1850和隔離絕緣層1855上，以形成鰭片式FET裝置1900。閘極結構包含介面層1965、閘極介電層1970、功函數調整層1975和閘極電極1980，且其中每一者係置於鰭片式結構1850和隔離絕緣層1855上。
圖20至圖28係繪示根據本揭露之一些實施例之製作具有鰭片式結構之半導體場效電晶體裝置的例示循序操作。並未所有描述之組份係必須的，然而，一或多個實施可包含未顯示於圖中之額外組份。組份之排列與類型之變 化可於不悖離本揭露所描述之申請專利範圍下進行。額外之組份、不同之組份及/或更少之組份可被提供。其次，操作之順序可被改變。
於圖20中，一組摻質係佈植至基材2005中，以形成第一摻雜層2015於基材2005中。共佈植摻質亦佈植至基材2005中，而使第一摻雜層2015包含共佈植摻質。在一些實施例中，一或多個離子佈植操作係用以佈植此組井摻質與共摻質於基材2005中。此組井摻質可例如為硼、二氟化硼(BF2)、氟、銦或上述材料之任意混合，以製作n型鰭片式FET之p型井，且摻質可為磷、砷、氟或上述材料之任意混合，以製作p型鰭片式FET之n型井。在一些實施例中，共佈植摻質可例如為碳、氮、氟或上述材料之任意混合。在一些實施例中，植入APT佈植劑之另一離子佈植操作係被進行，以避免擊穿效應。APT佈植劑一般用以作為主體鰭片式SCE控制。
於圖20中所示之佈植操作後，退火操作係被進行，以活化第一摻雜層2015中之摻質。退火操作可於範圍實質為從800℃至1200℃之溫度下，進行最多實質1分鐘。在一些實施例中，退火操作可於範圍實質為從600℃至1100℃之溫度下，進行實質為從0.1秒至30秒。
共佈植摻質可用以抑制基材2005中具有缺陷[如：間隙/空孔(vacancies)]之井佈植劑與APT佈植劑間的交互影響。舉例而言，於退火製程時，基材2005中過多之間隙可變化為井摻質(如：對於p型井之硼，或者對於n型井 之磷)暫態増益擴散(transient enhanced diffusion；TED)之來源，由於井摻質可通過此些缺陷擴散。共摻質可作為間隙原子吸收劑，以降低TED。
所使用之共佈植摻質可取決於所使用之井摻質介質及/或APT摻質介質。舉例而言，於抑制硼APT逆擴散中，碳一般係更有效的。因此，在一些實施例中，共佈植包含碳，當硼係用於APT佈植劑中。如另一例子，於抑制銦APT逆擴散中，相對於碳，氮一般係更有效的。因此，在一些實施例中，若銦係用作為APT佈植劑，氮比碳變為更佳之共佈植劑的角色。共佈植劑一般係不同於井佈植劑和APT佈植劑。
在一些實施例中，共佈植摻質係與井佈植摻質/APT佈植摻質同時植入(如：於相同之摻雜操作時)。在一些實施例中，共佈植摻質係於井佈植摻質/APT佈植摻質後植入。
於圖21中，磊晶層2125係磊晶地生成於基材2005之表面上。磊晶層2125可例如為矽。對應磊晶層2125之磊晶生成的溫度可使第一摻雜層2015中之摻質擴散至磊晶層2125中，以形成磊晶層2125中之第二摻雜層2130。磊晶層2125之後係用以形成一或多個鰭片式結構。在一些實施例中，磊晶層2125之高度的範圍實質為從100nm至300nm，且在其他實施例中，磊晶層2125之高度的範圍實質為從50nm至100nm。
共佈植摻質可用以製作摻雜擴散控制。共佈植摻質可用以作為阻絕材料，且其係與此組摻質混合，而作為阻絕層，以限制對應井層(即前述之第一摻雜層2015)中此組摻質之摻雜分布，而降低從井層至磊晶層2125之摻質的逆擴散。舉例而言，於退火操作時，共佈植摻質(如：碳、氮和氟)可抑制井摻質/APT摻質擴散至磊晶層2125。摻雜分布之限制有助於所得鰭片式FET之通道區域與所得鰭片式FET之井區域間陡峭摻雜分布之達成。藉由用為阻止摻質擴散的間隙原子吸收劑，共佈植摻質可提供更佳之所得鰭片式FET裝置之通道區域與井區域間的分布陡峭度。藉由作為間隙原子吸收劑，於鰭片生成操作時，共佈植摻質可降低通道缺陷生成。
此擴散可發生於熱操作(如：退火操作與磊晶生成操作)之期間，且其可使摻質存在於所得鰭片式FET裝置之通道區域中，而導致裝置性能下降。擴散之減緩可改善短通道控制與載子遷移率，且可降低任意摻質之變動於所得鰭片式FET裝置中。再者，通道缺陷生成之減緩，如於磊晶層2125中，可提供改善之有效寬度(Weff)和改善之產率。
在一些實施例中，接續於磊晶層2125之生成操作後的操作係類似於先前參照圖7至圖13所述之操作。於圖22中，類似於關於圖7之操作，遮罩層2235係形成於磊晶層2125上。於圖23中，類似於關於圖8之操作，遮罩層2235係圖案化為遮罩圖案2335。於圖24中，類似於關於圖9之操作，藉由使用遮罩圖案2335作為蝕刻遮罩，並藉由磊晶層 2125之第二摻雜層2130、摻雜磊晶層和基材2005之第一摻雜層2015的蝕刻，鰭片式結構2450係被形成。
於圖25中，類似於關於圖10之操作，隔離絕緣層2555係形成於第一摻雜層2015之表面上，且圍繞鰭片式結構2450和遮罩圖案2335。於圖26中，類似於關於圖11之操作，遮罩圖案2335和隔離絕緣層2555之一部分係被移除。於圖27中，類似於關於圖12之操作，隔離絕緣層2555係被蝕刻。於圖28中，類似於關於圖13之操作，閘極結構係形成鰭片式結構2450和隔離絕緣層2555上，以形成鰭片式FET裝置2800。閘極結構包含介面層2865、閘極介電層2870、功函數調整層2875和閘極電極2880，且其中每一者係沉積於鰭片式結構2450和隔離絕緣層2555上。
在一些實施例中，相較於不具有阻絕層之情況，阻絕層(如：磊晶層210及/或共佈植摻質)之使用可促進摻雜擴散控制，以容許接面陡峭度(junction abruptness)的改善，此改善為摻雜濃度中每次衰減有10nm摻雜分布深度之改善(標示為10nm/dec)。另外地，由於摻質從鰭片式結構之井區域(如：1265)的擴散，可達成鰭片式結構(如：950)之通道區域(如：1260)中減少28%之摻質。再者，阻絕層可容許從鰭片底部之摻雜損失的降低或消除，而使通道區域中之摻質擴散至井區域。
相對於隔離絕緣層(如：圖12中之隔離絕緣層1055、圖16中之隔離絕緣層1655與圖18中之隔離絕緣層1855)之位置，摻雜磊晶層(如：圖4中之摻雜磊晶層420、 圖16中之摻雜磊晶層1620與圖18中之摻雜磊晶層1820)之位置可影響短通道控制和接面陡峭度。在一些例子中，蝕刻操作可被進行，而使摻雜磊晶層係位於隔離絕緣層之最高表面上，且其容許對短閘極長度(Short Gate Length；Lg)改善SCE控制。在一些例子中，相較於圖4中之磊晶層420的使用，圖16中之磊晶層1620的使用可具有4nm/dec之接面陡峭度的改善。
相較於沒有阻絕層使用之情況的基準，阻絕層之使用，例如SiC磊晶層(如磊晶層210)或共佈植，可容許較低之逆擴散至通道與改善通道陡峭度。如一例子中，碳可使用於阻絕層中，例如於磊晶層中或於共佈植中。當使用SiC磊晶層(如磊晶層210)作為阻絕層，且磊晶層係於佈植操作前生成(如於圖3中)，平均通道摻雜濃度可例如大約為基準例子之一半，鰭片底部摻雜濃度可例如為基準例子之二倍至三倍，且通道陡峭度可例如為基準例子之二倍至三倍。當使用SiC磊晶層(如磊晶層1510)作為阻絕層時，磊晶層係於佈植操作後生成(如於圖14中)，且利用碳於共佈植中時，類似之結果產生。
通常，使用阻絕層(如磊晶層或共佈植)允許較低之平均通道摻雜、較低之鰭片底部摻雜濃度，並改善通道陡峭度。當決定阻絕層之形式時，例如：磊晶層生成操作或共佈植操作，除了如平均通道摻雜、鰭片底部摻雜濃度和通道陡峭度等鰭片式FET裝置之特性外，製作簡便與製作成本等之因素須被考量。
根據本揭露之一態樣，製作半導體裝置之方法包含形成摻雜層於基材中。佈植第一摻質，以形成摻雜層於基材中。佈植第二摻質於基材中。於佈植第二摻質後，形成半導體層於基材上。藉由從基材擴散第一摻質與第二摻質至半導體層中，來形成阻絕層於半導體層中。鰭片式結構係藉由圖案化半導體層、阻絕層和摻雜層形成。隔離絕緣層係被形成，而使鰭片式結構之第一部分從隔離絕緣層突伸出，且鰭片式結構之第二部分嵌入至隔離絕緣層中。閘極結構形成於鰭片式結構和隔離絕緣層上。其中，阻絕層之至少一部分係沿著一方向從隔離絕緣層突伸出，且此方向係朝向閘極結構。
根據本揭露之另一態樣，一種包含鰭片式FET裝置之半導體裝置。鰭片式FET裝置包含鰭片式結構。鰭片式結構包含井區域、接觸井區域之阻絕層，以及半導體層。鰭片式FET更包含隔離絕緣層，其中鰭片式結構之第一部分從隔離絕緣層突伸出，且鰭片式結構之第二部分嵌入至隔離絕緣層中。鰭片式FET裝置更包含覆蓋鰭片式結構之至少一部分與隔離絕緣層的閘極結構。
根據本揭露之又一態樣，製作半導體裝置之方法包含下述步驟。摻雜層形成於基材中，其中摻雜層包含第一組摻質。包含第二組摻質之阻絕層係被形成，其中第二組摻質之至少一些係散置第一組摻質之至少一些。半導體層形成於基材上。藉由圖案化半導體層、阻絕層與摻雜層，鰭片式結構係被形成，而使鰭片式結構包含通道區域和井區域， 其中通道區域包含半導體層，且井區域包含摻雜層。隔離絕緣層係被形成，而使鰭片式結構之第一部分從隔離絕緣層突伸出，且鰭片式結構之第二部分嵌入至隔離絕緣層中。閘極結構形成於鰭片式結構和隔離絕緣層上。
上述已概述數個實施例的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟習此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施例相同之目的及/或達到相同的優點。熟習此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟習此技藝者可在不脫離本揭露之精神和範圍下，在此進行各種之更動、取代與修改。
10/12/14:鰭片式結構
102:鰭片式場效電晶體裝置
105:基材
120:阻絕層
160:通道區域
165:井區域

Claims (10)

  1. 一種製作半導體裝置之方法，包含：佈植一第一摻質，以形成一摻雜層於一基材中；佈植一第二摻質於該基材中；於佈植該第二摻質後，形成一磊晶層於該基材上；藉由從該基材擴散該第一摻質與該第二摻質至該磊晶層中，來形成一阻絕層於該磊晶層中；藉由圖案化該磊晶層、該阻絕層和該摻雜層，來形成一鰭片式結構；形成一隔離絕緣層，而使該鰭片式結構之一第一部分從該隔離絕緣層突伸出，且使該鰭片式結構之一第二部分嵌入至該隔離絕緣層中；以及形成一閘極結構於該鰭片式結構和該隔離絕緣層上，其中該阻絕層之至少一部分係沿著一方向從該隔離絕緣層突伸出，且該方向係朝向該閘極結構。
  2. 如申請專利範圍第1項所述之製作半導體裝置之方法，更包含：進行退火，以活化該第一摻質與該第二摻質。
  3. 如申請專利範圍第1項所述之製作半導體裝置之方法，其中該阻絕層包含碳化矽。
  4. 如申請專利範圍第1項所述之製作半導體裝置之方法，其中該磊晶層之至少一部分係嵌入至該隔離絕緣層中。
  5. 如申請專利範圍第1項所述之製作半導體裝置之方法，其中該磊晶層包含矽，並磊晶地形成於該基材上。
  6. 如申請專利範圍第1項所述之製作半導體裝置之方法，更包含：形成至少一額外之鰭片式結構，其中該至少一額外之鰭片式結構之一第一部分從該隔離絕緣層突伸出，且該至少一額外之鰭片式結構之一第二部分嵌入至該隔離絕緣層中。
  7. 一種半導體裝置，包含：一鰭片式場效電晶體裝置，包含：一鰭片式結構，其中該鰭片式結構包含一井區域、與該井區域接觸之一阻絕層，以及一半導體層；一隔離絕緣層，其中該鰭片式結構之一第一部分從該隔離絕緣層突伸出，且該鰭片式結構之一第二部分嵌入至該隔離絕緣層中；以及一閘極結構，覆蓋該鰭片式結構之至少一部分與該隔離絕緣層， 其中該阻絕層包含一第一組摻質、一第二組摻質與一磊晶層，該磊晶層包含矽碳化合物，且在該阻絕層中的該第二組摻質與該第一組摻質相互混合。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該磊晶層之至少一部分從該隔離絕緣層突伸出，且該磊晶層之至少一部分嵌入至該隔離絕緣層中。
  9. 一種製作半導體裝置之方法，包含：形成一摻雜層於一基材中，其中該摻雜層包含一第一組摻質；形成包含一第二組摻質之一阻絕層，其中該第二組摻質之至少一部分與該第一組摻質之至少一部分相互混合；形成一半導體層於該基材上；藉由圖案化該半導體層、該阻絕層和該摻雜層，形成一鰭片式結構，而使該鰭片式結構包含一通道區域與一井區域，其中該通道區域包含該半導體層，且該井區域包含該摻雜層；形成一隔離絕緣層，而使該鰭片式結構之一第一部分從該隔離絕緣層突伸出，且使該鰭片式結構之一第二部分嵌入至該隔離絕緣層中；以及形成一閘極結構於該鰭片式結構和該隔離絕緣層上。
  10. 如申請專利範圍第9項所述之製作半導體裝置之方法，其中該阻絕層係形成於該摻雜層之後。
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