TW201537753A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明是揭露用於一通道區的一系統與方法。一實施例包含一通道區，此通道區具有多個雙重層，上述雙重層包含交互配置且互補的材料，例如為InAs層與GaSb層。上述互補材料的交互配置層對上述通道區整體提供適當的能帶間隙特性，其是單一材料層無法提供者。

Description

半導體裝置及其製造方法
本發明主要是關於一種半導體裝置及其製造方法，特別是關於一種在通道區包含交互配置且互補的材料之半導體裝置及其形成方法。
一般而言，例如電晶體等的半導體裝置可形成於來自元素週期表的IV族元素的半導體材料中，例如矽、鍺等等。在上述元素週期表的IV族元素的半導體材料中，可摻雜有各種的摻雜物，例如p型摻雜物與n型摻雜物。這些半導體材料在價帶(valence band)與傳導帶(conduction band)之間具有一能隙，即為已知的能帶間隙(band gap)。這些半導體材料的能帶間隙大於一導體的能帶間隙(在導體中，價帶與傳導帶有部分重疊)、且小於一絕緣物的能帶間隙(在絕緣體中，價帶與傳導帶相距甚遠，而有效地避免導電)。這些半導體材料連同不同型式的摻雜物，可以與一閘介電質與一閘極一起使用，以定義出一通道區，其中可選擇施加於上述閘極的電壓來控制電流在此通道區的流動。
近年來，有許多的研究是關於使用元素週期表的IV族半導體材料以外的材料。研究中的材料包含元素週期表的III族元素與V族元素的組合，即為已知的III-V族材料。這些 III-V族材料可具有允許使其作為半導體材料之用途的能帶間隙。
然而，即便上述III-V族材料可用來作為元素週期 表的IV族半導體材料的代用材料，但這些III-V族材料本身尚距離期待甚遠，特別是在供消費者使用的裝置的量產中使用這些III-V族材料時。舉例而言，儘管許多III-V族材料仍具功能性，但其傳導帶與價帶能量恐怕無法適用於實際的用途。此外，與使用元素週期表的IV族半導體材料的情況比較，在許多III-V族材料與上述閘介電質之間的介面的陷阱密度(trap density)可能會極度地高。
本發明主要是關於一種半導體裝置及其製造方法，特別是關於一種在通道區包含交互配置且互補的材料之半導體裝置及其形成方法。
有鑑於此，本發明的一實施例是提供一種半導體裝置，其包含一通道區與一閘極堆疊結構，其中上述通道區是在一基板上、上述閘極堆疊結構是在上述通道區的上方。另外，上述通道區包含一第一層、一第二層、一第三層、一第四層。上述第一層是在上述基板上，上述第一層包含一第一III-V族材料，上述第一III-V族材料具有一第一能帶間隙(band gap)。上述第二層是在上述第一層上，上述第二層包含一第二III-V族材料，上述第二III-V族材料具有一第二能帶間隙，上述第二能帶間隙與上述第一能帶間隙不同。上述第三層是在上述第二層上，上述第三層包含上述第一III-V族材料。上述第四 層是在上述第三層上，上述第四層包含上述第二III-V族材料。
在上述之半導體裝置中，上述通道區較好是一鰭式場效電晶體(FinField-effect transistor；FinFET)的一部分。
在上述之半導體裝置中，上述通道區較好是一平面電晶體的一部分。
在上述之半導體裝置中，較好為：上述第一III-V族材料是InAs，而上述第二III-V族材料是GaSb。
在上述之半導體裝置中，較好為：上述第一III-V族材料是InAs1-xSbx，而上述第二III-V族材料是InyGa1-ySb。
在上述之半導體裝置中，較好為：上述第一III-V族材料是InGaAs，而上述第二III-V族材料是InP或InAlAs。
在上述之半導體裝置中，上述第一層較好為包含4個單分子層(monolayer)。
在上述之半導體裝置中，較好為：上述第一層具有一第一厚度，上述第二層具有一第二厚度，上述第二厚度與上述第一厚度不同。
本發明的另一實施例是提供一種半導體裝置，其包含：一第一雙重層、一第二雙重層、一閘介電質、一閘極，其中上述第一雙重層是在一基板上、上述第二雙重層是在上述第一雙重層上、上述閘介電質是在上述第二雙重層上、上述閘極是在上述閘介電質上。另外，上述第一雙重層是包含一第一層與一第二層，其中上述第一層包含銦、上述第二層是在上述第一層上，上述第二層包含鎵。而上述第二雙重層是包含一第三層與一第四層，其中上述第三層是在上述第一雙重層上、上 述第四層是在上述第三層上，上述第三層包含銦、上述第四層包含鎵。
在上述之半導體裝置中，較好為更包含一絕緣層，上述絕緣層在上述第一雙重層與上述基板之間。
在上述之半導體裝置中，較好為：上述第一層是InAs，而上述第二層是GaSb。
在上述之半導體裝置中，較好為更包含：一第三雙重層在上述第二雙重層上；一第四雙重層在上述第三雙重層上；以及一第五雙重層在上述第四雙重層上。
在上述之半導體裝置中，較好為更包含一第一鈍化層，上述第一鈍化層在上述第二雙重層與上述閘介電質之間，其中上述第一鈍化層為GaSb。
在上述之半導體裝置中，較好為更包含一第二鈍化層，上述第二鈍化層在上述第一鈍化層與上述第二雙重層之間。
在上述之半導體裝置中，上述第二鈍化層較好為Ga2O3。
本發明的又另一實施例是提供一種半導體裝置的製造方法。首先，在基板的上方成長一第一層，上述第一層包含一第一III-V族材料。接下來，在上述第一層上成長一第二層，上述第二層包含一第二III-V族材料，上述第二III-V族材料與上述第一III-V族材料不同。然後，重複成長上述第一層與重複成長上述第二層，重複次數為一或多次，以形成一通道區。再來，在上述通道區上方形成一閘極堆疊結構，上述閘極 堆疊結構包含一閘介電質與一閘極。
在上述之半導體裝置的製造方法中，上述第一 III-V族材料較好是InAs。
在上述之半導體裝置的製造方法中，上述第二 III-V族材料較好是GaSb。
在上述之半導體裝置的製造方法中，重複成長上 述第一層與重複成長上述第二層的重複次數較好為四次。
在上述之半導體裝置的製造方法中，較好為更包 含：在上述基板上成長一模板層；以及在成長上述第一層之前，在上述模板層上成長一絕緣層，其中上述第一層的成長是將上述第一層成長於上述絕緣層上。
101‧‧‧基板
103‧‧‧隔離區
105‧‧‧溝槽
201‧‧‧模板層
203‧‧‧絕緣層
301‧‧‧通道區
303‧‧‧第一層
305‧‧‧通道區
401‧‧‧第二層
403‧‧‧能帶間隙
501‧‧‧原始價帶能階
503‧‧‧調整後的價帶能階
505‧‧‧原始傳導帶能階
507‧‧‧調整後的傳導帶能階
509‧‧‧有效能帶間隙
601‧‧‧第三層
603‧‧‧第四層
701‧‧‧傳導帶能階
703‧‧‧價帶能階
705‧‧‧能帶間隙
800‧‧‧閘極堆疊結構
801‧‧‧第一鈍化層
803‧‧‧第二鈍化層
805‧‧‧閘介電質
第1圖是顯示一實施例之一半導體基板，其具有一隔離區與一溝槽。
第2圖是顯示一實施例之一模板層與一絕緣層的形成。
第3A-3B圖是顯示一實施例之一通道區中的一第一層的形成。
第4A-4B圖是顯示一實施例之一通道區中的一第二層的形成。
第5圖是顯示一實施例之對通道區的能帶間隙的調節。
第6圖是顯示一實施例之通道區中的其他層的形成。
第7A-7C圖是顯示一實施例之藉由調整通道區的各層的厚度來調節通道區的性質。
第8A-8B圖是顯示一實施例之在通道區上方的閘極堆疊物的形成。
第9A-9B圖是顯示一實施例中，針對一p型場效電晶體形式的電晶體之通道區的調節。
為讓本發明之上述和其他目的、特徵、和優點能 更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：以下實施例中，會針對特定背景也就是一鰭式場效電晶體(FinField-effect transistor；FinFET)來敘述。然而，其他實施例亦可應用於其他種類的半導體裝置，例如平面電晶體或其他種類的半導體裝置。
現在請參考第1圖，顯示其內形成有一隔離區103 的一基板101的簡化的部分。基板101可以是一半導體材料例如矽、鍺、鑽石等，其晶體取向(crystal orientation)為(001)。另外，亦可使用例如矽鍺(silicon germanium)、碳化矽、砷化鎵、砷化銦、砷化鋁、銻化鎵、銻化銦、銻化鋁、磷化銦、上述之組合等等具有其他晶體取向的化合物材料來取代。此外，基板101可包含一絕緣層上覆矽(silicon-on-insulator；SOI)基底。一般而言，一絕緣層上覆矽基底是在具有一層半導體材料，例如磊晶矽、矽鍺、絕緣層上覆矽、絕緣層上覆矽鍺(SGOI)或上述之組合。基板101可被摻雜一n型摻雜物例如本發明所屬技術領域中具有通常知識者當中已知的磷、砷等等，但是上述基板亦可被換成被摻雜一p型摻雜物的基板，上述p型摻雜物例如硼、 銦、鋁、鎵等等。
形成於基板101的是隔離區103，一溝槽105則形成 在隔離區103中。隔離區103可以是例如一淺溝槽隔離結構，其形成一般是藉由如本發明所屬技術領域中具有通常知識者已知的蝕刻基板101以形成一溝槽的步驟以及以介電材料填充上述溝槽的步驟。可以以一介電材料例如一氧化物材料或一高密度電漿(high-density plasma；HDP)氧化物等等來填充或充滿隔離區103，且可藉由本發明所屬技術領域中具有通常知識者已知的方法來形成隔離區103。一旦填充或填滿隔離區103，可以使用例如化學機械研磨(chemical mechanical polish；CMP)等製程，將上述介電材料平坦化。隔離區103的深度可以是110nm~400nm，例如約250nm。
一旦完成隔離區103的形成，可藉由從隔離區103 的範圍內移除基板101而形成溝槽105。在一實施例中，可以使用例如非等向性蝕刻製程或等向性蝕刻製程，對未受到隔離區103的保護的基板101進行蝕刻，藉此形成溝槽105，直到已移除基板101而形成溝槽105為止。然而，亦可使用任何適當的替代性製程來替代上述步驟，例如：形成隔離區103，然後移除隔離區103的一部分，以形成溝槽105。
第2圖是繪示在溝槽105的範圍內形成一模板層 201與一絕緣層203。在一實施例中，模板層201可用來調和可能發生在基板101(例如矽)與絕緣層203之間的任何的晶格不匹配，並亦可作為是用於絕緣層203的一孕核區(nucleating site)。確切而言，模板層201的確切材料是至少部分地根據選 用的基板101與絕緣層203的材料而決定。在基板101為矽、絕緣層203為AlAsSb的實施例中，模板層201可以是砷化銦(InAs)，但亦可使用其他適當的材料來取代。
為了在下方的基板101上成長模板層201，可使用 例如分子束磊晶(molecular beam epitaxy；MBE)法、有機金屬化學氣相沉積(metal organic chemical vapor deposition；MOCVD)法、有機金屬氣相磊晶(metal organic vapor phase epitaxial；MOVPE)法或上述之組合等等的磊晶成長步驟，來形成模板層201。在一實施例中，可將模板層201形成為在溝槽105範圍內的厚度在50nm-150nm之間，例如約100nm。然而，可使用任何其他的製程或厚度，來幫助調和基板101與絕緣層203之間的晶格不匹配。
一旦已在溝槽105的範圍內的基板101上形成模板 層201，可使用模板層201作為孕核層而在模板層201的頂端上成長絕緣層203。在一實施例中，絕緣層203可以是一寬能帶間隙材料，用來使通道區301(未繪示於第2圖但繪示於後文即將討論的第3圖)與模板層201電性隔離。確切而言，絕緣層203可以是例如AlAsxSb1-x等的材料，但亦可使用其他適當材料例如AlAsSb、AlSb、InP、Al0.52Ga0.48As、上述之組合等等來取代。 在一特別的實施例中，希望絕緣層203的晶格常數與通道區301(未繪示於第2圖但繪示於後文即將討論的第3圖)的晶格常數類似，絕緣層203可以是例如AlAs0.16Sb0.84等的材料。
此外，其他實施例可包含形成絕緣層203來對通道區301作應力的提供。例如當希望晶格匹配時，前文使用 AlAs0.16Sb0.84材料來敘述絕緣層203，而其他成分的AlAsSb可用來在通道區301的範圍內提供不同應力。在通道區301的範圍內需要張應力的實施例中，是可使用數量較大的Sb(可包含例如100%)，並可使用數量較小的As例如0%。相反地，若在通道區301的範圍內需要壓應力，則可使用數量較大的As例如70%，並可使用數量較小的Sb例如30%。用來在通道區301的範圍內產生應力的這些或任何其他成分，均應完全包含於本實施例的範圍。
為了在模板層201的上方成長絕緣層203，可使用 例如分子束磊晶法(metal organic vapor phase epitaxial；MOVPE)、有機金屬化學氣相沉積法(metal organic chemical vapor deposition；MOCVD)、有機金屬氣相磊晶法(molecular beam epitaxy；MBE)或上述之組合等等的磊晶成長步驟，來形成絕緣層203。可形成絕緣層203而部分填充、完全填滿、填滿並溢出未被模板層201填滿之溝槽105的剩下部分。一旦絕緣層203被形成來填滿或是填滿且溢出溝槽105，可使用例如化學機械研磨等製程，將絕緣層203與隔離區103平坦化。在已將絕緣層203與隔離區103平坦化之後，可視需求使絕緣層203凹下或受到回蝕(etched back)，如此可將後續數層結構(在後文對第3A圖所作敘述)成長於溝槽105的內側。
第3A-3B圖是繪示在絕緣層203上形成一通道區 301中的一初始步驟。首先請參考第3A圖，可藉由形成一材料的一第一層303，開始形成通道區301，上述材料是一併包含一通道區所需的的性質及不是一通道區所需的性質。在一實施例 中，第一層303可包含一層砷化銦(InAs)，但亦可使用其他適當的III-V族材料例如InAsSb、InGaAs、GaAsSb或上述的組合等等來取代上述砷化銦。
第3B圖是繪示InAs的某些性質，使其對於作為通 道區301的材料而言一併具備適用、不適用的性質。尤其第3B圖繪示InAs的能量對介面陷阱密度(Dit)在每個能階(energy level)作圖，並繪出InAs的能帶間隙305(在InAs的導帶能階Ec與InAs的價帶能階Ev之間的間隙)。如圖所示，當能帶間隙305低且對n型場效電晶體有利時，介面陷阱密度則在能帶間隙305的範圍內升高至一高水平，相較之下，在能帶間隙305的右邊外側(在高於傳導帶能階Ec的水平)則可見到相對較低的介面陷阱密度的數量。在所提供的第一層303(例如InAs)一併具備適用、不適用於通道區301的性質的情況之下，對於整體的通道區301而言，可以使用第二層401(未繪示於第3A-3B圖，但繪示於後文會作詳細敘述的第4A-4B圖)來調節第一層303的性質。
為了在絕緣層203的上方成長第一層303，可使用 例如分子束磊晶法(metal organic vapor phase epitaxial；MOVPE)、有機金屬化學氣相沉積法(metal organic chemical vapor deposition；MOCVD)、有機金屬氣相磊晶法(molecular beam epitaxy；MBE)或上述之組合等等的適當的磊晶成長步驟，來形成第一層303。為了幫助以第二層401的性質調節第一層303的性質，可將第一層303形成為具有0.6nm~5nm的厚度，例如為四個單分子層，每個單分子層的厚度約為0.3nm。
第4A-4B圖是顯示在已完成第一層303的成長之 後，在第一層303的上方形成一第二層401，以在通道區301中形成一雙重層。第二層401可以是另一種一併具備適用、不適用於通道區301的性質之材料，而第二層401的材料的性質是可補償第一層303的性質，以調節通道區301中的第一層303的性質。確切而言，第二層401的確切材料是至少部分地根據所需的通道區301的性質及選用的第一層303的材料而決定。在選擇InAs作為第一層303的實施例中第二層401可以是例如銻化鎵(GaSb)等的材料，但亦可使用其他適當的材料來取代，例如InyGa1-ySb、InP、或上述之組合等等。
第4B圖是繪示GaSb的能量對介面陷阱密度(Dit)在 每個GaSb本身(且未與InAs配對時)的能階作圖而得的圖形，並繪出GaSb的能帶間隙403(在GaSb的導帶能階Ec與GaSb的價帶能階Ev之間的間隙)。如圖所示，在GaSb的能帶間隙403延伸而越過低介面陷阱密度的區域的同時，GaSb的能帶間隙403亦同樣地延伸而越過低介面陷阱密度的區域。確切而言，GaSb的介面陷阱密度可維持在低點，另一方面GaSb的能帶間隙403亦可能會進入介面陷阱密度未維持在低點的區域。
回到第4A圖，第二層401與第一層303類似，可以 使用例如分子束磊晶法(metal organic vapor phase epitaxial；MOVPE)、有機金屬化學氣相沉積法(metal organic chemical vapor deposition；MOCVD)、有機金屬氣相磊晶法(molecular beam epitaxy；MBE)或上述之組合等等的適當的磊晶成長步驟，來形成。可將第二層401形成為具有0.6nm~5nm的厚度，例 如為四個單分子層，每個單分子層的厚度約為0.3nm。然而，在本案實施例的範圍內，仍可替代性地使用其他種類的製程、材料來形成第二層401。
然而，在前述將第二層401形成在第一層303上之 後，整體通道區的性質會包含第一層303與第二層401二者的性質，可以從第一層303或第二層401的個別的任一項性質調節。 換句話說，藉由形成第一層303與第二層401二者，第二層401的性質可用來調整並調節第一層303的性質，而且第一層303的性質可用來調節並調整第二層401的性質。例如，即使第一層303與第二層401的每一個可能具有非理想的性質，但可將整體的通道區301的性質一起調整至更理想的範圍。
第5圖是顯示使用InAs作為第一層303、使用GaSb 作為第二層401之複合式的通道區301的性質，其藉由可使用第一層303與第二層401中的量子侷限效應(quantum mechanical confinement)來改變通道區301的有效能帶間隙(藉由第5圖中的間隙509來標示)。尤其是藉由使用第二層401(例如GaSb)來調節第一層303(例如InAs)的性質，InAs的原始價帶能階(藉由第5圖中的線501來標示)會向上移動到調整後的價帶能階(藉由第5圖中的線503來標示)。此外，InAs的原始傳導帶能階(藉由第5圖中的線505來標示)亦會向上移動到調整後的傳導帶能階(藉由第5圖中的線507來標示)。
此外，藉由使價帶能階與傳導帶能階向上移動， 複合式的通道區301的調節後的能帶間隙509亦會向上移動(相對於第3B圖中的圖表)，且調整後的能帶間隙509可以包含介面 陷阱密度維持在低點的區域、而非介面陷阱密度維持在高點的區域所在的能階。確切而言，不必藉由犧牲介面陷阱密度而可以得到小能帶間隙，而在可得到低介面陷阱密度的同時，仍維持小的能帶間隙。藉由具有較低的介面陷阱密度，可降低或消除驅動電流(drive current；Ion)及/或關電流(off-state current Ioff)的劣化，藉此可達成裝置的更理想的切換表現。
第6圖是顯示重複形成第一層303與第二層401， 以在通道區301形成一第二雙重層，此第二雙重層具有一第三層601與一第四層603。藉由重複這些步驟，通道區301的總厚度會因為上述各層的連續累積而增加。在一實施例中，第三層601可與第一層303類似(例如InAs)，且可在第二層401上成長；且第四層603可與第四層603第二層401類似(例如GaSb)，且可在第三層601上成長。用於第三層601與第四層603的材料與製程，可以分別與前述用於第一層303與第二層401的材料與製程相似。
此外，在第6圖中，重複形成第一層303與第二層 401的步驟是繪示重複一次的情況(以形成第三層601與第四層603)，但是可繼續此重複進行的製程，而在第四層603上連續成長各對應層，直到達成所需的通道區301的厚度為止。在一實施例中，上述需要的厚度可為5層的InAs之間，或是5nm~10nm。然後，可替代性地採用其他適當的厚度，而仍在本案實施例的範圍內。
在另一實施例中，可使用與用於第一層303的材料 為相同的材料，作為形成於通道區301的最後一層。例如，在 InAs用作第一層303的一實施例中，形成於通道區301的最後一層可亦為InAs，其形成順序在重複形成的GaSb之一之後。任何第一層303與第二層401的適當的組合亦可替代性地採用，以形成通道區301。
此外，儘管前述的第一層303與第二層401是具有 相似的厚度(例如第一層303與第三層601是具有四個單分子層的厚度，而第二層401與第四層603是具有四個單分子層的厚度)，但本發明的實施例不應被限制在上述情況。此外，通道區301的性質(例如能帶間隙)可藉由調節個別的層的數量與相對於每一層彼此之間的厚度，而作進一步調整。例如，在另一實施例中，第二層401與第四層603可具有不同於第一層303與第三層601的厚度。例如，第二層401與第四層603可具有比第一層303與第三層601還大的厚度，例如第一層303與第三層601具有約4個單分子層的厚度，而第二層401與第四層603具有約8個單分子層的厚度。
第7A圖與第7B圖是顯示模擬，其是顯示藉由改變個別層相對於彼此之間的厚度來調整通道區301的這個概念。第7A圖是顯示關於通道區301的傳導帶與價帶的移動，如前所述，此通道區301是包含第一層303、第二層401、第三層601、第四層603(其中第一層303與第三層601的厚度是4個單分子層、第二層401與第四層603的厚度是4個單分子層)。然而，第7B圖是繪示一類似的結構，但是其中第二層401與第四層603的厚度，分別是第一層303與第三層601的厚度的兩倍，也就是第二層401與第四層603的厚度為8個單分子層。
如圖所示，對於通道區301，經調節後的傳導帶能 階與經調節後的價帶能階的最終能階，可藉由改變不同層的相對厚度而變化。藉由相對於第一層303與第三層601而增加第二層401與第四層603的厚度，第7B圖(具有變化的厚度)中的經調節後的傳導帶能階701低於第7A圖中的經調節後的傳導帶能階701(其中各層的厚度均相等)。同樣地，第7B圖中的經調節後的價帶能階703則高於第7A圖中的經調節後的價帶能階703。確切而言，第7B圖中的經調節後的能帶間隙705小於第7A圖中的經調節後的能帶間隙705，而且可藉由調整各個個別層相對於彼此之間的厚度，調整能帶間隙705。
此外，第7C圖是顯示本實施例的一電子密度圖 形，在本實施例中，第二層401與第四層603的厚度是大於第一層303與第三層601的厚度。如圖所示，可在第一層303與第三層601(例如InAs)中出現最大電子密度，而在第二層401與第四層603(例如GaSb)中，電子密度則相對較低。確切而言，既然例如InAs顯然具有最高的電子遷移率(electron mobility)，通道區301可維持其整體的高電子遷移率μe。
第8A-8B圖顯示一閘極堆疊結構800的形成，其中 閘極堆疊結構800具有一非必要的第一鈍化層801、一非必要的第二鈍化層803、一閘介電質805、一閘極807，其中第8B圖是顯示沿著第8A圖的線段B-B'的剖面圖。在一實施例中，可將第一鈍化層801形成於第四層603上，且第一鈍化層801可以是例如GaSb，但亦可使用其他材料作為第一鈍化層801。可使用例如分子束磊晶法(metal organic vapor phase epitaxial； MOVPE)、有機金屬化學氣相沉積法(metal organic chemical vapor deposition；MOCVD)、有機金屬氣相磊晶法(molecular beam epitaxy；MBE)或上述之組合等等的磊晶成長步驟，來形成第一鈍化層801。另外，可將第一鈍化層801形成為具有0.3nm-2nm的厚度，例如約0.6nm。
可將第二鈍化層803形成在第一鈍化層801的上 方。第二鈍化層803可以是一介面層，並可以由例如Ga2O3等材料形成，但亦可以使用其他適當的材料例如Al2O3、TaSiOx或上述組合等等來取代Ga2O3而作為第二鈍化層803。可使用例如原子層沉積技術(atomic-layer deposition；ALD)、分子束沉積技術(molecular beam deposition；MBD)或上述之組合等等的沉積製程，來形成第二鈍化層803。另外，可將第二鈍化層803形成為具有0.4nm-2nm的厚度，例如約1nm。
可將閘介電質805形成於第二鈍化層803的上方， 且閘介電質805可包含例如一高介電常數(high-k)材料(例如介電常數為3.9以上者)等的材料。上述高介電常數材料例如為氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氧氮化鉿(HfON)、氧化鋯(ZrO2)，氧化鉭矽(tantalum silicon oxide；TaSiOx)或上述之組合。閘介電質805的等效氧化物厚度(equivalent oxide thickness)為0.5Å-100Å，例如約30Å或更低。可使用二氧化矽或氧氮化矽來取代上述高介電常數材料，而形成閘介電質805，此時閘介電質805的厚度是分布在3Å-100Å的厚度範圍，例如約30Å。此外，亦可使用二氧化矽、氧氮化矽、及/或高介電常數材料，作為閘介電質805。
可使用原子層沉積技術(atomic-layer deposition； ALD)、分子束沉積技術(molecular beam deposition；MBD)、化學氣相沉積法(chemical vapor deposition；CVD)、濺鍍(sputtering)、熱氧化或任何其他在本發明所屬技術領域中具有通常知識者已知且已被使用而適用於形成一閘介電質805的方法，來形成閘介電質805。取決於形成閘介電質的技術，在通道區301的頂部上的閘介電質805的厚度是異於在通道區301的側壁上的閘介電質805的厚度。
閘極807可包含一導體材料，並可選自下列材料組 成之族群：複晶矽(polycrystalline-silicon；poly-Si)、複晶矽鍺(poly-crystalline silicon-germanium；poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬、上述之組合等等。金屬氮化物的例子包含氮化鎢、氮化鉬、氮化鈦、氮化鉭或上述之組合。金屬矽化物的例子包含矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺或上述之組合。金屬氧化物的例子包含氧化釕、氧化銦錫或上述之組合。金屬的例子包含鎢、鈦、鋁、銅、鉬、鎳、鉑、上述之合金或上述之組合等等。
可藉由化學氣相沉積法(chemical vapor deposition；CVD)、濺鍍沉積法或其他本發明所屬技術領域中具有通常知識者已知且已被使用來沉積導體金屬的其他種類的技術。閘極807的厚度可在200Å-4000Å的範圍內。閘極807的上表面可能具有一非平坦的上表面，而可以在閘極807的圖形化步驟或閘極蝕刻步驟之前，予以平坦化。在此處，可選擇是否將離子導入閘極807中。若選擇將離子導入閘極807中，則 可使用例如離子佈植技術。
一旦完成第一鈍化層801、第二鈍化層803、閘介 電質805、閘極807等等以上各層的形成步驟，可將第一鈍化層801、第二鈍化層803、閘介電質805及閘極807等等予以圖形化，以在通道區301的上方形成閘極堆疊結構800。閘極堆疊結構800是在閘介電質805的下方劃定出位於通道區301中的多層通道層。可藉由在閘極807上沉積一閘極罩幕(未繪示)並將其圖形化而形成閘極堆疊結構800，例如其是使用本發明所屬技術領域中具有通常知識者已知的沉積技術與微影技術。上述閘極罩幕可採用一般所使用的遮罩材料，例如(但不受限於)光阻材料、氧化矽、氮氧化矽及/或氮化矽。可使用例如一乾蝕刻製程，來蝕刻閘極807、閘介電質805、第二鈍化層803以及第一鈍化層801，以對其加以圖形化而成為閘極堆疊結構800。
然而，上述是使用特定的材料與特定的製程，繪 示出特定的實施例並加以敘述，但本案申請人並無使本案發明、特別是本案申請專利之發明受限於這些實施例的範圍的意思，也不應以這些特定的實施例限定本案發明、特別是本案申請專利之發明，也就是本案發明、特別是本案申請專利之發明的表現並不限於上述特定的實施例。例如，在另一實施例中，絕緣層203可包含AlAsSb或AlSb，而此情況的第一層303可包含InAs1-xSbx、第二層401可包含InyGa1-ySb、第二鈍化層803可包含Ga2O3以及閘介電質805可包含Al2O3或HfO2。在又另一實施例中，絕緣層203可包含InP或Al0.52Ga0.48As，而此情況的第一層303可包含InGaAs、第二層401可包含InP、第二鈍化層803可 包含TaSiOx以及閘介電質805可包含Al2O3或HfO2或TaSiOx。所有的這些組合以及其他適當的組合，均可包含於本案實施例的範圍。
第9A-9B圖是顯示關於當通道區301是屬於一p型 場效電晶體時的通道區301的調整。尤其前述實施例是使第一層303(例如InAs)的材料的傳導帶與價帶上移，以應用於n型場效電晶體，而在本實施例中，可簡要地說明使第二層401(例如GaSb)的材料的傳導帶與價帶下移。如第9A圖所示，通道區301的傳導帶901與價帶903是分別從GaSb的傳導帶905與GaSb的價帶907降低。另外，當以上述降低的情況是對介面陷阱密度作圖時，通道區301整體的能帶間隙是維持在低介面陷阱密度的範圍內，而使p型場效電晶體的運作良好。
本發明的一實施例是提供一種半導體裝置，其包 含一通道區與一閘極堆疊結構，其中上述通道區是在一基板上、上述閘極堆疊結構是在上述通道區的上方。另外，上述通道區包含一第一層、一第二層、一第三層、一第四層。上述第一層是在上述基板上，上述第一層包含一第一III-V族材料，上述第一III-V族材料具有一第一能帶間隙(band gap)。上述第二層是在上述第一層上，上述第二層包含一第二III-V族材料，上述第二III-V族材料具有一第二能帶間隙，上述第二能帶間隙與上述第一能帶間隙不同。上述第三層是在上述第二層上，上述第三層包含上述第一III-V族材料。上述第四層是在上述第三層上，上述第四層包含上述第二III-V族材料。
本發明的另一實施例是提供一種半導體裝置，其 包含：一第一雙重層、一第二雙重層、一閘介電質、一閘極，其中上述第一雙重層是在一基板上、上述第二雙重層是在上述第一雙重層上、上述閘介電質是在上述第二雙重層上、上述閘極是在上述閘介電質上。另外，上述第一雙重層是包含一第一層與一第二層，其中上述第一層包含銦、上述第二層是在上述第一層上，上述第二層包含鎵。而上述第二雙重層是包含一第三層與一第四層，其中上述第三層是在上述第一雙重層上、上述第四層是在上述第三層上，上述第三層包含銦、上述第四層包含鎵。
本發明的又另一實施例是提供一種半導體裝置的 製造方法。首先，在基板的上方成長一第一層，上述第一層包含一第一III-V族材料。接下來，在上述第一層上成長一第二層，上述第二層包含一第二III-V族材料，上述第二III-V族材料與上述第一III-V族材料不同。然後，重複成長上述第一層與重複成長上述第二層，重複次數為一或多次，以形成一通道區。再來，在上述通道區上方形成一閘極堆疊結構，上述閘極堆疊結構包含一閘介電質與一閘極。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101‧‧‧基板
103‧‧‧隔離區
201‧‧‧模板層
203‧‧‧絕緣層
301‧‧‧通道區
303‧‧‧第一層
401‧‧‧第二層

Claims (10)

  1. 一種半導體裝置，包含：一第一雙重層在一基板上；一第二雙重層在該第一雙重層上；一閘介電質在該第二雙重層上；以及一閘極在該閘介電質上；一第一鈍化層，該第一鈍化層在該第二雙重層與該閘介電質之間；以及一第二鈍化層，該第二鈍化層在該第一鈍化層與該閘介電質之間；其中該第一雙重層包含：一第一層，其包含銦；及一第二層在該第一層上，該第二層包含鎵；該第二雙重層包含：一第三層在該第一雙重層上，該第三層包含銦；及一第四層在該第三層上，該第四層包含鎵。
  2. 如申請專利範圍第1項所述之半導體裝置，更包含一絕緣層，該絕緣層在該第一雙重層與該基板之間。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一層是InAs，而該第二層是GaSb。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第一鈍化層為GaSb。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第二鈍化層為Ga2O3、Al2O3、TaSiOx或上述組合。
  6. 一種半導體裝置的製造方法，包含：在基板的上方成長一第一層，該第一層包含一第一III-V族材料；在該第一層上成長一第二層，該第二層包含一第二III-V族材料，該第二III-V族材料與該第一III-V族材料不同；重複成長該第一層與重複成長該第二層，重複次數為一或多次，以形成一通道區；以及在該通道區上方形成一閘極堆疊結構，該閘極堆疊結構包含一閘介電質、一閘極在該閘介電質上、一第一鈍化層在該通道區與該閘介電質之間以及一第二鈍化層在該第一鈍化層與該閘介電質之間。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該第一III-V族材料是InAs，該第二III-V族材料是GaSb。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中形成該閘極堆疊結構更包含：在該通道區上方形成該第一鈍化層；在該第一鈍化層上方形成該第二鈍化層；在該第二鈍化層上方形成該閘介電質；以及在該閘介電質上方形成該閘極。
  9. 如申請專利範圍第6至8項任一項所述之半導體裝置的製造方法，其中使用分子束磊晶法(metal organic vapor phase epitaxial；MOVPE)、有機金屬化學氣相沉積法(metal organic chemical vapor deposition；MOCVD)、有機金屬氣相磊晶法(molecular beam epitaxy；MBE)或上述之組合，來形成該第一鈍化層；以及該第一鈍化層為GaSb。
  10. 如申請專利範圍第6至8項任一項所述之半導體裝置的製造方法，其中使用原子層沉積技術(atomic-layer deposition；ALD)、分子束沉積技術(molecular beam deposition；MBD)或上述之組合，來形成第二鈍化層；以及該第二鈍化層為Ga2O3、Al2O3、TaSiOx或上述組合。
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