CN103378157B - 半导体器件沟道系统及方法 - Google Patents

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Abstract

本发明涉及一种半导体器件沟道系统及方法。公开了用于沟道区域的系统和方法。实施例包括具有多个双层的沟道区域，该双层包含交替的互补材料，诸如，InAs层和GaSb层。互补材料的交替层为沟道区域整体提供了个体材料层可能不能提供的所需带隙特性。

Description

半导体器件沟道系统及方法
技术领域
本发明涉及半导体制造，具体而言，涉及半导体器件沟道系统及方法。
背景技术
一般而言，半导体器件(诸如，晶体管)可以形成在已掺杂有各种掺杂物(诸如p型掺杂物和n型掺杂物)的周期表第IV族中的半导体材料(诸如，硅，锗等)中。这些半导体材料在价带和导带之间可以具有被称为带隙的能隙，其大于导体(其中价带和导带可以重叠)，且小于绝缘体(其中价带和导带相隔甚远从而有效地防止导电)。连同栅极电介质和栅电极一起使用这些半导体材料以及不同类型的掺杂物，从而限定出沟道区域，其中，可以通过对栅电极选择性地施加电压来控制电流。
近来，在使用除周期表的第IV族中的半导体材料以外的材料方面进行了大量研究。正在研究中的材料包括周期表的第III族和第V族中的元素的组合，被称为III-V族材料。这些III-V族材料可以具有允许其用作半导体材料的带隙。
然而，虽然III-V族材料可以用作第IV族中的半导体材料的替代品，但当在大量制造消费者所使用的器件中使用这些材料时，这些材料本身还有许多不足之处。仅作为一个实例，许多III-V族材料的导带和价带能(尽管仍起作用)可能不适合实际使用。另外，与周期表的第IV族中的材料相比，许多III-V族材料和栅电极之间的界面处的陷阱密度可能极其高。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种半导体器件，包括：沟道区域，位于衬底上，所述沟道区域包括：位于所述衬底上的第一层，所述第一层包含第一III-V族材料，所述第一III-V族材料具有第一带隙；位于所述第一层上的第二层，所述第二层包含第二III-V族材料，所述第二III-V族材料具有不同于所述第一带隙的第二带隙；位于所述第二层上的第三层，所述第三层包含所述第一III-V族材料；以及位于所述第三层上的第四层，所述第四层包含所述第二III-V族材料；以及栅极堆叠件，位于所述沟道区域上方。
在所述的半导体器件中，所述沟道区域是finFET的一部分。
在所述的半导体器件中，所述沟道区域是平面晶体管的一部分。
在所述的半导体器件中，所述第一III-V族材料是InAs，而所述第二III-V族材料是GaSb。
在所述的半导体器件中，所述第一III-V族材料是InAs1-xSbx，而所述第二III-V族材料是InyGa1-ySb。
在所述的半导体器件中，所述第一III-V族材料是InGaAs，而所述第二III-V族材料是InP或InAlAs。
在所述的半导体器件中，所述第一层是四个单层。
在所述的半导体器件中，所述第一层具有第一厚度，而所述第二层具有不同于所述第一厚度的第二厚度。
另一方面，本发明还提供了一种半导体器件，包括：第一双层，位于衬底上，所述第一双层包括：包含铟的第一层；以及包含镓的第二层，位于所述第一层上方；第二双层，位于所述第一双层上，所述第二双层包括：包含铟的第三层，位于所述第一双层上；以及包含镓的第四层，位于所述第三层上；栅极电介质，位于所述第二双层上；以及栅电极，位于所述栅极电介质上。
所述的半导体器件进一步包括位于所述第一双层和所述衬底之间的绝缘层。
在所述的半导体器件中，所述第一层是InAs，而所述第二层是GaSb。
所述的半导体器件进一步包括：第三双层，位于所述第二双层上；第四双层，位于所述第三双层上；以及第五双层，位于所述第四双层上。
所述的半导体器件进一步包括位于所述第二双层和所述栅极电介质之间的第一钝化层，其中，所述第一钝化层是GaSb。
所述的半导体器件进一步包括位于所述第二双层和所述栅极电介质之间的第一钝化层，其中，所述第一钝化层是GaSb，所述半导体器件还包括位于所述第一钝化层和所述栅极电介质之间的第二钝化层。
所述的半导体器件进一步包括位于所述第二双层和所述栅极电介质之间的第一钝化层，其中，所述第一钝化层是GaSb，所述半导体器件还包括位于所述第一钝化层和所述栅极电介质之间的第二钝化层，其中，所述第二钝化层是Ga2O3。
又一方面，本发明提供了一种制造半导体器件的方法，所述方法包括：在衬底上方生长第一层，所述第一层包含第一III-V族材料；在所述第一层上生长第二层，所述第二层包含不同于所述第一III-V族材料的第二III-V族材料；一次或多次地重复生长所述第一层和生长所述第二层的步骤，从而形成沟道区域；以及在所述沟道区域上方形成栅极堆叠件，所述栅极堆叠件包括栅极电介质和栅电极。
在所述的方法中，所述第一III-V族材料是InAs。
在所述的方法中，所述第一III-V族材料是InAs，所述第二III-V族材料是GaSb。
在所述的方法中，重复生长所述第一层和生长所述第二层的步骤四次。
所述的方法进一步包括：首先在所述衬底上生长临时层；以及在生长所述第一层之前在所述临时层上生长绝缘层，其中，生长所述第一层是在所述绝缘层上生长所述第一层。
附图说明
为了更全面地理解本发明实施例及其优势，现参考结合附图所进行的描述，其中：
图1示出了根据实施例的具有隔离区域和沟槽的半导体衬底；
图2示出了根据实施例形成临时层和隔离层；
图3A-图3B示出了根据实施例在沟道区域中形成第一层；
图4A-图4B示出了根据实施例在沟道区域中形成第二层；
图5示出了根据实施例调制沟道区域的带隙；
图6示出了根据实施例在沟道区域中形成其他层；
图7A-图7C示出了根据实施例通过调节沟道区域内的层的厚度来调制沟道区域的性质；
图8A-图8B示出了根据实施例在沟道区域上方形成栅极堆叠件；以及
图9A-图9B示出了根据实施例调制pFET型晶体管的沟道区域。
除非另有说明，不同附图中的相应的编号和符号通常是指相应的部分。绘制附图的目的在于清楚地示出实施例的相关方面，而不必要按比例绘制。
具体实施方式
下面详细论述本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅是制造和使用所公开的主题的说明性具体方式，而不用于限制不同实施例的范围。
将参照具体环境(即，FinFET晶体管)来描述实施例。然而，其他实施例也可以应用于其他半导体器件，诸如平面晶体管或其他半导体器件。
现参照图1，示出了在其中形成有隔离区域103的衬底101的一部分的简化图。衬底101可以是晶体取向为(001)的半导体材料，诸如硅、锗、金刚石等。可选地，也可以使用具有其他晶体取向的化合物材料，诸如硅锗、碳化硅、砷化镓、砷化铟、砷化铝、锑化镓、锑化铟、锑化铝、磷化铟、这些的组合等。另外，衬底101可以包括绝缘体上硅(SOI)衬底。SOI衬底通常包括半导体材料层，诸如外延的硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)、或这些的组合。如本领域中已知的那样，衬底101可以掺杂有n型掺杂物，诸如磷、砷等，但是衬底可以可选地掺杂有p型掺杂物，诸如硼、铟、铝、镓等。
在衬底101中形成隔离区域103，在该隔离区域中形成沟槽105。隔离区域103可以是例如浅沟槽隔离，如本领域中已知的那样，通常通过蚀刻衬底101形成沟槽并用介电材料填充该沟槽而形成的。隔离区域103可以填充有或过填充(overfilled)有介电材料(诸如氧化物材料、高密度等离子体(HDP)氧化物等)，并且该隔离区域可以通过本领域中已知的方法形成。一旦填充或过填充，就可以使用工艺(诸如，例如化学机械抛光(CMP))平坦化介电材料。隔离区域103的深度可以介于大约100nm和大约400nm之间，诸如，大约250nm。
一旦形成了隔离区域103，就可以通过从隔离区域103内去除衬底101来形成沟槽105。在实施例中，可以通过使用例如各向异性或各向同性蚀刻工艺蚀刻未受隔离区域103保护的衬底101直到去除衬底101以形成沟槽105来形成沟槽105。然而，可以可选地利用任意适合的可选工艺，诸如，形成隔离区域103，然后去除隔离区域103的一部分来形成沟槽105。
图2示出了在沟槽105内形成临时层201和绝缘层203。在实施例中，临时层201可以用于调节在衬底101(例如，硅)和绝缘层203之间可能出现的任何晶格失配并且还可以用于充当绝缘层203的成核位置。鉴于此，虽然临时层201的确切材料可能至少部分地取决于衬底101和绝缘层203所选用的材料，在衬底101是硅而绝缘层203是AlAsSb的实施例中，临时层201可以是砷化铟(InAs)，然而也可以可选地利用任何其他适当的材料。
为了在下面的衬底101上生长临时层201，可以使用外延生长工艺(诸如，分子束外延(MBE)、金属有机化学汽相沉积(MOCVD)、MOVPE、这些的组合等)来形成临时层201。在实施例中，临时层201可以形成为在沟槽105内的厚度介于大约50nm和大约150nm之间，诸如大约100nm。然而，可以利用任何其他适当的工艺和厚度来帮助调节衬底101和绝缘层203之间的晶格失配。
一旦在沟槽105内的衬底101上形成了临时层201，就可以使用临时层201作为成核层在临时层201的顶部上生长绝缘层203。在实施例中，绝缘层203可以是用于将沟道区域301(图2中未示出，但在下面参照图3进一步示出和论述)与临时层201电隔离的宽带隙材料。鉴于此，绝缘层203可以是诸如AlAsxSb1-x的材料，然而可以可选地利用其他适合的材料，诸如AlAsSb、AlSb、InP或Al0.52Ga0.48As、这些的组合等。在期望绝缘层203具有与沟道区域301(图2中未示出，但在下面参照图3示出并论述)类似的晶格常数的具体实施例中，绝缘层203可以是诸如例如AlAs0.16Sb0.84的材料。
另外，其他实施例可以包括形成绝缘层203以对沟槽区域301提供应力。例如，当期望晶格匹配时，虽然上面利用材料AlAs0.16Sb0.84来描述绝缘层203，但也可以利用其他AlAsSb组分在沟道区域301内提供不同的应力。在沟道区域301内需要拉伸应力的实施例中，可以包括较大量的Sb，诸如100％，同时可以使用较小量的As，诸如0％。可选地，如果在沟道区域301内需要压缩应力，那么可以使用较大量的As，诸如70％，同时可以使用较小量的Sb，诸如30％。可以利用这些组分和任何其他用于在沟道区域301内产生应力的组分，并且这些全部都包括在实施例的范围内。
为了在临时层201上方生长绝缘层203，可以使用外延生长工艺(诸如MBE、MOCVD、MOVPE、这些的组合等)来形成绝缘层203。可以形成绝缘层203用于部分填充、完全填充或过填充未被临时层201填充的沟槽105的剩余部分。一旦形成以填充或过填充沟槽105，就可以使用平坦化工艺(诸如化学机械抛光(CMP))来平坦化绝缘层203和隔离区域103。任选地，在已平坦化绝缘层203和隔离区域103之后，可以使绝缘层203凹进或深蚀刻，从而使得后续的层(下面参照图3进一步描述的)可以生长在沟槽105内。
图3A-图3B示出了在绝缘层203上形成沟道区域301的初始步骤。首先看图3A，沟道区域301可以开始于由具有对沟道而言可能是所需的但对沟道而言可能又不太理想的性质的材料形成第一层303。在实施例中，第一层303可以包括砷化铟(InAs)层，然而可以可选地利用其他适合的III-V族材料，诸如InAsSb、InGaAs、GaAsSb、这些的组合等。
图3B示出了InAs的一些性质，这些性质使得InAs作为沟道区域301的材料是可取的但又不太理想。具体地，图3B示出了针对每个能级的界面陷阱密度(Dit)绘制的InAs能量图，同时也示出了InAs的带隙305(InAs的导带能级Ec和InAs的价带能级Ev之间的间隙)。可以看出，当带隙305为低并且对于nFET运行具有吸引力时，与刚好在带隙外部的能级(例如，在导带能级Ec上方的能级)可以看到的相对较小数量的界面陷阱密度相比，界面陷阱密度提高到带隙305内的高水平。基于第一层303(例如，InAs)的这些可取的但又不太理想的性质，对于整个沟道区域301而言，可以利用第二层401(图3A-3B中未示出，但在下面参照图4A-4B示出并描述)来调制第一层303的性质。
可以使用适合的外延生长工艺(诸如MBE、MOCVD、MOVPE、这些的组合等)在绝缘层203上生长第一层303来形成第一层303。为了有助于用第二层401的性质来调制第一层303的性质，第一层303可以形成为厚度介于大约0.6nm和大约5nm之间，诸如，大约4个单层，每个单层的厚度为约0.3nm。
图4A-图4B示出在生长第一层303之后在第一层303上方形成第二层401，从而在沟道区域301中形成双层。第二层401可以是另一种材料，该材料可以具有可取的但又不太理想的性质，并且该材料还可以补充第一层303的性质，从而调制沟道区域301中的第一层303的性质。鉴于此，虽然选择用于第二层401的确切材料可以至少部分地取决于沟道区域301的所需性质以及选择用于第一层303的材料，在选择InAs用于第一层303的实施例中，第二层401可以是诸如锑化镓(GaSb)的材料。然而，可以可选地利用其他适合的材料，诸如InyGa1-ySb、InP、这些的组合等。
图4B示出了对于GaSb自身(并且在未与InAs配对时)针对每个能级的界面陷阱密度(Dit)绘制的GaSb能量图，同时还示出了GaSb的带隙403(GaSb的导带能级Ec和GaSb的价带能级Ev之间的间隙)。可以看出，在GaSb的带隙403在低界面陷阱密度区域上方延伸的同时，GaSb的带隙403同样也在高界面陷阱密度区域上方延伸。鉴于此，虽然GaSb的界面陷阱密度可以保持为低，但GaSb的带隙403也可以进入到界面陷阱密度未保持为低的区域。
返回图4A，与第一层303类似，可以利用外延生长工艺(诸如，MBE、MOCVD、MOVPE、这些的组合等)形成第二层401。第二层401可以形成为厚度介于大约0.6nm和大约5nm之间，诸如大约4个单层。然而，可以可选地利用其他工艺、材料和厚度，同时仍保留在实施例的范围内。
然而，如所述的那样在第一层303上形成了第二层401之后，可以单独地由第一层303的性质或第二层401的性质来调制包括第一层303和第二层401两者的整个沟道区域301的性质。换言之，通过形成第一层303和第二层401，可以使用第二层401的性质来调谐和调制第一层303的性质，并且可以利用第一层303的性质来调制和调谐第二层401的性质。例如，虽然第一层303和第二层401中的每一层均可能具有不理想的性质，但是整个沟道区域301可以具有共同被调制到更为理想的范围内的性质。
图5示出了利用InAs作为第一层303而GaSb作为第二层401的这种复合沟道区域301的性质，由此可以使用第一层303和第二层401中的量子力学限制来改变沟道区域301的有效带隙(图5中用间隙509表示)。具体地，通过利用第二层401(例如，GaSb)来调制第一层303(例如，InAs)的性质，InAs的最初价带能级(图5中用线501来表示)可以向上移动至调制后的价带能级(图5中用线503表示)。另外，InAs的最初导带能级(图5中用线505表示)也可以向上移动至调制后的导带能级(图5中用线507表示)。
此外，通过向上移动价带能级和导带能级，复合沟道区域301的调制后的带隙509也向上移动(相对于图3B中的图表)，并且调制后的带隙509还覆盖了可以将界面陷阱缺陷保持在低水平而不是处于高界面陷阱密度的区域(如图3B所示)中的能级。鉴于此，可以获得小的带隙而不牺牲界面陷阱密度，以及可以获得低界面陷阱密度同时还保持小的带隙。在界面陷阱密度较低的情况下，降低或消除了驱动电流(Ion)和/或断态电流Ioff的降低，从而使得器件得到更为理想的开关特性。
图6示出了在沟道区域301中分别重复形成第一层303和第二层401，从而形成具有第三层601和第四层603的第二双层。通过重复这些步骤，可以通过建立连续层增大沟道区域301的总厚度。在实施例中，第三层601可以与第一层303(例如，InAs)类似并且可以生长在第二层401上，以及第四层603可以与第二层401(例如，GaSb)类似并且可以生长在第三层601上。用于第三层601和第四层603的工艺和材料可以分别类似于上述的用于第一层303和第二层401的工艺和材料。
此外，尽管图6中仅示出了一次重复形成第一层303和第二层401(从而形成第三层601和第四层603)，但可以持续进行这种重复以在第四层603上方生长连续层直至沟道区域301具有所需的厚度。在实施例中，所需的厚度可以介于大约5个InAs层之间，或介于大约5nm和大约10nm之间。然而，可以可选地利用任何其他适当的厚度，同时仍保留在实施例的范围内。
在另一个实施例中，对于第一层303和在沟道区域301中形成的最后层可以使用相同的材料。例如，在InAs用于第一层303的实施例中，在沟道区域301中形成的最后层也可以是在其中一次重复GaSb之后所形成的InAs。可以可选地利用第一层303和第二层401的任何适当的组合来形成沟道区域301。
可选地，虽然上面将第一层303和第二层401描述为具有相似的厚度(诸如，第一层303和第三层601具有四个单层的厚度，而第二层401和第四层603具有大约四个单层的厚度)，但这些实施例预期并不限于此。实际上，可以通过调制个体层的数量和每个层相对于彼此的厚度来进一步调谐沟道区域301的性质(例如，带隙)。例如，在另一个实施例中，第二层401和第四层603可以具有不同于第一层303和第三层601的厚度。例如，在第一层303和第三层601具有大约四个单层的厚度时，第二层401和第四层603可以具有大于第一层303和第三层601的厚度，诸如，具有大约八个单层的厚度。
图7A和图7B示出了通过改变个体层相对于彼此的厚度来调谐沟道区域301的这种构思的模拟情况。图7A示出了包含如上所述的第一层303、第二层401、第三层601以及第四层603(第一层303和第三层为四个单层厚，而第二层401和第四层603也是四个单层厚)的沟道区域301的导带和价带的移动。然而，图7B示出了类似的结构，但是第二层401和第四层603的厚度分别是第一层303和第三层601的厚度的两倍，诸如，八个单层障。
可以看出，可以通过改变不同层的相对厚度来改变沟道区域301的调制后的导带能级和调制后的价带能级的最终能级。例如，通过增大第二层401和第四层603相对于第一层303和第三层601的厚度，图7B中的调制后的导带能级701(具有不同的厚度)低于图7A(其中，所有层的厚度相等)。类似地，图7B中的调制后的价带能级703高于图7A中的调制后的价带能级703。同样地，图7B中的调制后的带隙705小于图7A中的调制后的带隙705，并且可以通过调节个体层相对于彼此的厚度来调谐带隙705。
另外，图7C示出了第二层401和第四层603的厚度大于第一层303和第三层603的厚度的实施例的电子密度图表。可以看出，第一层303和第三层601(例如，InAs)中的电子密度最高，而第二层401和第四层603(例如，GaSb)中的电子密度相对较低。同样地，由于，例如，InAs具有目前为止最高的电子迁移率，所以沟道区域301保持其整体的高电子迁移率μe。
图8A-图8B示出了形成具有任选的第一钝化层801、任选的第二钝化层803、栅极电介质805以及栅电极807的栅极堆叠件800，图8B示出了沿着线B-B’的图8A的截面图。在实施例中，第一钝化层801可以形成在第四层603上并且可以是例如GaSb，然而可以利用其他适当的材料。可以使用外延工艺(诸如，MBE、MOCVD、MOVPE、这些的组合等)形成第一钝化层801，并且可以将其形成为厚度介于大约0.3nm和大约2nm之间，诸如大约0.6nm。
第二钝化层803可以形成在第一钝化层801上方。第二钝化层803可以是界面层并且可以由诸如Ga2O3的材料形成，然而可以可选地使用其他适合的材料，诸如Al2O3、TaSiOx、这些的组合等。可以使用沉积工艺(诸如，ALD、MBD、这些的组合等)形成第二钝化层803，并且可以将其形成为厚度介于大约0.4nm和大约2nm之间，诸如大约1nm。
栅极电介质805可以形成在第二钝化层803上方并且可以包含诸如高介电常数(高k)材料(例如，具有大于大约3.9的相对介电常数)的材料，诸如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)，或氧化锆(ZrO2)、氧化硅钽(TaSiOx)或这些的组合，该材料具有相等的氧化物厚度，为大约0.5埃至大约100埃，诸如大约30埃或更小。栅极电介质805可以可选地由厚度在大约3埃至大约100埃(诸如，大约30埃)的范围内的二氧化硅或氮氧化硅形成。另外，可以将二氧化硅、氮氧化硅和/或高k材料的任何组合用于栅极电介质805。
可以使用ALD、MBD、化学汽相沉积、溅射、热氧化或本领域中已知用于形成栅极电介质的任何其他方法来形成栅极电介质。根据栅极电介质形成的技术，沟道区域301的顶部上的栅极电介质805的厚度可以不同于沟道区域301侧壁上的栅极电介质的厚度。
栅电极807可以包含导电材料并可以选自由多晶硅(poly-Si)、多晶硅锗(Poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属、这些的组合等所组成的组。金属氮化物的实例包括氮化钨、氮化钼、氮化钛和氮化钽、或这些的组合。金属硅化物的实例包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒或它们的组合。金属氧化物的实例包括氧化钌、氧化铟锡或它们的组合。金属的实例包括钨、钛、铝、铜、钼、镍、铂、这些的合金、这些的组合等。
可以通过化学汽相沉积(CVD)、溅射沉积、或本领域中已知用于沉积导电材料的其他技术来沉积栅电极807。栅电极807的厚度可以在大约200埃至大约4000埃的范围内。栅电极807的顶面可以具有不平坦的顶面，并且可以在图案化栅电极807或栅极蚀刻之前将其平坦化。此时可以将离子引入或者可以不引入到栅电极807中。可以例如通过离子注入技术引入离子。
一旦形成，就可以图案化第一钝化层801、第二钝化层803、栅极电介质805以及栅电极807以在沟道区域301上方形成栅极堆叠件800。栅极堆叠件800限定出了位于栅极电介质805下面的沟道区域301中的多个沟道。可以通过使用例如本领域中已知的沉积和光刻技术在栅电极807上沉积并图案化栅极掩模(未示出)来形成栅极堆叠件800。栅极掩模可以引入常用的掩模材料，诸如(但并不限于)光刻胶材料、氧化硅、氮氧化硅和/或氮化硅。可以使用干蚀刻工艺蚀刻栅电极807、栅极电介质805、第二钝化层803以及第一钝化层801来形成图案化的栅极堆叠件800。
然而，尽管以上描述示出了利用具体材料和工艺的具体实施例，但这些实施例并不用于根据这些实施例进行限制。例如，在另一个实施例中，绝缘层203可以包含AlAsSb或AlSb，而第一层303可以包含InAs1-xSbx，第二层401可以包含InyGa1-ySb，第二钝化层803可以包含Ga2O3，并且栅极电介质805可以包含Al2O3或HfO2。在又一个实施例中，绝缘层203可以包含InP或Al0.52Ga0.48As，而第一层303可以包含InGaAs，第二层401可以包含InP，第二钝化层803可以包含TaSiOx，并且栅极电介质805可以包含Al2O3或HfO2或TaSiOx。所有这些组合和任何其他适合的组合全部都包括在实施例的范围内。
图9A-图9B示出了当与pFET相关时沟道区域301的调谐。具体地，虽然上述实施例描述成为了用于nFET向上移动第一层303(例如，InAs)中的材料的导带和价带，但这些实施例可以很容易地描述为向下移动第二层401(例如，GaSb)中的材料的导带和价带。从图9A中可以看出，沟道区域301的导带901和价带903分别是从GaSb导带905和GaSb价带907降低的。另外，如图9B所示，当针对界面陷阱密度绘制这种降低时，整个沟道区域301的带隙保持在低界面陷阱密度的区域内，导致pFET的良性运行。
根据实施例，提供了一种半导体器件，该半导体器件包括位于衬底上的沟道区域。沟道区域包括位于衬底上的第一层，第一层包含第一III-V族材料，第一III-V族材料具有第一带隙；以及位于第一层上的第二层，第二层包含第二III-V族材料，第二III-V族材料具有不同于第一带隙的第二带隙；位于第二层上的第三层，第三层包含第一III-V族材料；以及位于第三层上的第四层，该第四层包含第二III-V族材料。栅极堆叠件位于沟道区域上方。
根据另一个实施例，提供了一种半导体器件，该半导体器件包括位于衬底上的第一双层。第一双层包括包含铟的第一层以及包含镓的第二层。第二双层位于第一双层上，第二双层包括位于第一双层上的包含铟的第三层以及位于第三层上的包含镓的第四层。栅极电介质位于第二双层上，并且栅电极位于栅极电介质上。
根据另一个实施例，提供了一种制造半导体器件的方法，该方法包括在衬底上方生长第一层，第一层包含第一III-V族材料；在第一层上生长第二层，第二层包含不同于第一III-V族材料的第二III-V族材料。一次或多次地重复生长第一层和生长第二层的步骤，从而形成沟道区域；以及在沟道区域上方形成栅极堆叠件，栅极堆叠件包括栅极电介质和栅电极。
尽管已经详细地描述了本发明各实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，在其中做各种不同的改变、替换和更改。例如，可以改变绝缘层、第一层、第二层中所用的确切材料，并且也可以改变形成的确切方法，同时仍保留在实施例的范围内。
而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明将很容易地理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (18)

1.一种半导体器件，包括：
沟道区域，位于衬底上，所述沟道区域包括：
位于所述衬底上的第一层，所述第一层包含第一III-V族材料，所述第一III-V族材料具有第一带隙，其中，所述第一层的厚度介于0.6nm和1.2nm之间；
位于所述第一层上的第二层，所述第二层包含第二III-V族材料，所述第二III-V族材料具有不同于所述第一带隙的第二带隙，其中，所述第二层的厚度介于0.6nm和1.2nm之间；
位于所述第二层上的第三层，所述第三层包含所述第一III-V族材料；以及
位于所述第三层上的第四层，所述第四层包含所述第二III-V族材料；以及
栅极堆叠件，位于所述沟道区域上方；
其中，在所述沟道区域中形成的最后层包含第一III-V族材料。
2.根据权利要求1所述的半导体器件，其中，所述沟道区域是finFET的一部分。
3.根据权利要求1所述的半导体器件，其中，所述沟道区域是平面晶体管的一部分。
4.根据权利要求1所述的半导体器件，其中，所述第一III-V族材料是InAs，而所述第二III-V族材料是GaSb。
5.根据权利要求1所述的半导体器件，其中，所述第一III-V族材料是InAs1-xSbx，而所述第二III-V族材料是InyGa1-ySb。
6.根据权利要求1所述的半导体器件，其中，所述第一III-V族材料是InGaAs，而所述第二III-V族材料是InP或InAlAs。
7.根据权利要求1所述的半导体器件，其中，所述第一层是四个单层。
8.根据权利要求1所述的半导体器件，其中，所述第一层具有第一厚度，而所述第二层具有不同于所述第一厚度的第二厚度。
9.一种半导体器件，包括：
沟道区域，位于衬底上，所述沟道区域包括：
第一双层，位于衬底上，所述第一双层包括：
包含铟的第一层；以及
包含镓的第二层，位于所述第一层上方；
第二双层，位于所述第一双层上，所述第二双层包括：
包含铟的第三层，位于所述第一双层上；以及
包含镓的第四层，位于所述第三层上；
栅极电介质，位于所述第二双层上；
栅电极，位于所述栅极电介质上；
绝缘层，位于所述第一双层和所述衬底之间；以及
临时层，位于所述绝缘层和所述衬底之间，所述临时层和所述绝缘层具有与所述第一双层对准的侧壁；
其中，在所述沟道区域中形成的最后层包含铟。
10.根据权利要求9所述的半导体器件，其中，所述第一层是InAs，而所述第二层是GaSb。
11.根据权利要求9所述的半导体器件，进一步包括：
第三双层，位于所述第二双层上；
第四双层，位于所述第三双层上；以及
第五双层，位于所述第四双层上。
12.根据权利要求9所述的半导体器件，进一步包括位于所述第二双层和所述栅极电介质之间的第一钝化层，其中，所述第一钝化层是GaSb。
13.根据权利要求12所述的半导体器件，进一步包括位于所述第一钝化层和所述栅极电介质之间的第二钝化层。
14.根据权利要求13所述的半导体器件，其中，所述第二钝化层是Ga2O3。
15.一种制造半导体器件的方法，所述方法包括：
在衬底上生长临时层；
在所述临时层上生长绝缘层；
在所述绝缘层上方生长第一层，所述第一层包含第一III-V族材料；
在所述第一层上生长第二层，所述第二层包含不同于所述第一III-V族材料的第二III-V族材料，其中，所述临时层和所述绝缘层具有与所述第一层和所述第二层对准的侧壁；
一次或多次地重复生长所述第一层和生长所述第二层的步骤，然后形成沟道区域的最后层，其中，在所述沟道区域中形成的最后层包含第一III-V族材料；以及
在所述沟道区域上方形成栅极堆叠件，所述栅极堆叠件包括栅极电介质和栅电极。
16.根据权利要求15所述的方法，其中，所述第一III-V族材料是InAs。
17.根据权利要求16所述的方法，其中，所述第二III-V族材料是GaSb。
18.根据权利要求15所述的方法，其中，重复生长所述第一层和生长所述第二层的步骤四次。
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