KR101456773B1 - 반도체 디바이스 채널 시스템 및 방법 - Google Patents
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Abstract
채널 영역을 위한 시스템 및 방법이 개시된다. 실시예는 InAs층들 및 GaSb층들과 같은, 교번하는 상보적 물질들을 포함하는 다수의 이중층들을 갖는 채널 영역을 포함한다. 교번하는 상보적 물질들의 층들은 전체로서 채널 영역에 대한 바람직한 밴드갭을 제공하고, 그것은 개별적인 물질층들이 할 수 없다.
Description
본 발명은 반도체 디바이스 및 이를 제조하기 위한 방법에 관한 것이다.
일반적으로, 트랜지스터들과 같은 반도체 디바이스들은 p-타입 도펀트들 및 n-타입 도펀트들과 같은 다양한 도펀트들로 도핑되는, 실리콘, 게르마늄 등과 같은 원소 주기율표의 열 IV로부터의 반도체 물질들로 형성될 수 있다. 이들 반도체 물질들은 도체(가전자대 및 전도대가 중첩할 수 있음)보다 크고 절연체(가전자대와 전도대는 전기적 전도를 유효하게 방지하도록 멀리 떨어져 있음)보다 작은 밴드갭으로서 알려진, 가전자대와 전도대 사이의 에너지 갭을 가질 수 있다. 상이한 타입들의 도펀트들과 함께, 이들 반도체 물질들은 전류의 흐름이 게이트 전극으로의 전압의 선택적 인가에 의해 제어될 수 있는 채널 영역을 정의하기 위해 게이트 유전체 및 게이트 전극과 함께 활용될 수 있다.
최근에, 원소 주기율표의 열 IV로부터의 반도체 물질들 이외의 물질들을 이용하는 많은 연구가 이루어지고 있다. 연구되고 있는 물질들은 III-V 물질들로서 알려진, 원소 주기율표의 열 III 및 열 V 둘 다로부터의 원소들의 조합을 포함한다. 이들 III-V 물질들은 반도체 물질들로서 그들의 이용을 허용하는 밴드갭을 가질 수 있다.
그러나, III-V 물질들이 열 IV로부터의 반도체 물질들에 대한 대체물로서 이용될 수 있지만, 물질들 그 자체는 소비자들에 의한 이용을 위한 디바이스들의 대량 생산에 이들 물질들을 이용하게 될 때 미진한 점이 많이 있다. 단지 일 예로서, III-V 물질들 대부분의 전도대 및 가전자대 에너지들은, 여전히 기능하지만, 실제 이용에 부적합할 수 있다. 부가적으로, 대부분의 III-V 물질들과 게이트 유전체 사이의 계면의 트랩 밀도(trap density)는 원소 주기율표의 열 IV로부터의 물질들에 비교하면 굉장히 높을 수 있다.
일 실시예에 따라, 기판 상에 채널 영역을 포함하는 반도체 디바이스가 제공된다. 채널 영역은, 기판 상의 제 1 층으로서, 제 1 밴드갭을 갖는 제 1의 III-V 물질을 포함하는 상기 제 1 층; 제 1 층 상의 제 2 층으로서, 제 1 밴드갭과 상이한 제 2 밴드갭을 갖는 제 2의 III-V 물질을 포함하는 상기 제 2 층; 제 2 층 상의 제 3 층으로서, 제 1의 III-V 물질을 포함하는 상기 제 3 층; 및 제 3 층 상의 제 4 층으로서, 제 2의 III-V 물질을 포함하는 상기 제 4 층을 포함한다. 게이트 스택은 채널 영역 위에 있다.
다른 실시예에 따라, 기판 상에 제 1 이중층(bi-layer)을 포함하는 반도체 디바이스가 제공된다. 제 1 이중층은 인듐을 포함한 제 1 층 및 갈륨을 포함한 제 2 층을 포함한다. 제 2 이중층이 제 1 이중층 상에 있으며, 제 2 이중층은 제 1 이중층 위에 인듐을 포함한 제 3 층 및 제 3 층 위에 갈륨을 포함한 제 4 층을 포함한다. 게이트 유전체가 제 2 이중층 상에 있고, 게이트 전극이 게이트 유전체상에 있다.
다른 실시예에 따라, 반도체 디바이스를 제조하는 방법이 제공되는데, 이 방법은, 기판 위에 제 1의 III-V 물질을 포함하는 제 1 층을 성장시키는 단계 및 제 1 층 상에 제 2 층을 성장시키는 단계를 포함하고 제 2 층은 상기 제 1의 III-V 물질과 상이한 제 2의 III-V 물질을 포함한다. 채널 영역을 형성하기 위해 제 1 층을 성장시키는 단계 및 제 2 층을 성장시키는 단계가 1번 이상 반복되고, 게이트 유전체 및 게이트 전극을 포함하는 게이트 스택이 채널 영역 위에 형성된다.
본 실시예들 및 실시예들의 이점들의 보다 완전한 이해를 위해, 이제 첨부 도면들과 함께 이루어지는 다음의 설명들에 대한 참조가 이루어진다.
도 1은 일 실시예에 따른 격리 영역 및 트랜치를 갖는 반도체 기판을 예시하는 도면.
도 2는 일 실시예에 따라 템플릿 층 및 격리층의 형성을 예시하는 도면.
도 3a 내지 3b는 일 실시예에 따라 채널 영역에 제 1 층의 형성을 예시하는 도면.
도 4a 내지 4b는 일 실시예에 따라 채널 영역에서 제 2 층의 형성을 예시하는 도면.
도 5는 일 실시예에 따라 채널 영역에 대한 밴드갭의 변조를 예시하는 도면.
도 6은 일 실시예에 따라 채널 영역에서 추가의 층들의 형성을 예시하는 도면.
도 7a 내지 도 7c는 일 실시예에 따라 채널 영역 내의 층들의 두께를 조정함으로써 채널 영역의 특성들의 변조를 예시하는 도면.
도 8a 내지 8b는 일 실시예에 따라 채널 영역 위에 게이트 스택의 형성을 예시하는 도면.
도 9a 내지 도 9b는 일 실시예에 따라 pFET 타입의 트랜지스터에 대한 채널 영역의 변조를 예시하는 도면.
상이한 도면들에서 대응하는 번호들 및 기호들은 일반적으로 달리 표시되지 않으면 대응하는 부분들을 지칭한다. 도면들은 실시예들의 관련된 양상들을 명확히 예시하도록 그려졌으며, 반드시 제 축적대로 그려진 것은 아니다.
도 1은 일 실시예에 따른 격리 영역 및 트랜치를 갖는 반도체 기판을 예시하는 도면.
도 2는 일 실시예에 따라 템플릿 층 및 격리층의 형성을 예시하는 도면.
도 3a 내지 3b는 일 실시예에 따라 채널 영역에 제 1 층의 형성을 예시하는 도면.
도 4a 내지 4b는 일 실시예에 따라 채널 영역에서 제 2 층의 형성을 예시하는 도면.
도 5는 일 실시예에 따라 채널 영역에 대한 밴드갭의 변조를 예시하는 도면.
도 6은 일 실시예에 따라 채널 영역에서 추가의 층들의 형성을 예시하는 도면.
도 7a 내지 도 7c는 일 실시예에 따라 채널 영역 내의 층들의 두께를 조정함으로써 채널 영역의 특성들의 변조를 예시하는 도면.
도 8a 내지 8b는 일 실시예에 따라 채널 영역 위에 게이트 스택의 형성을 예시하는 도면.
도 9a 내지 도 9b는 일 실시예에 따라 pFET 타입의 트랜지스터에 대한 채널 영역의 변조를 예시하는 도면.
상이한 도면들에서 대응하는 번호들 및 기호들은 일반적으로 달리 표시되지 않으면 대응하는 부분들을 지칭한다. 도면들은 실시예들의 관련된 양상들을 명확히 예시하도록 그려졌으며, 반드시 제 축적대로 그려진 것은 아니다.
본 실시예들의 제조 및 이용은 아래에서 상세히 논의된다. 그러나 본 개시는 매우 다양한 특유의 맥락들에서 구현될 수 있는 다수의 응용 가능한 진보성 있는 개념들을 제공한다는 것이 인지되어야 한다. 논의되는 특유의 실시예들은 개시된 대상을 제조 및 이용하기 이한 특유의 방식들을 단순히 예시하며, 상이한 실시예들의 범위를 제한하지 않는다.
실시예들은 특유의 맥락, 즉 FinFET 트랜지스터에 관하여 기술될 것이다. 그러나 다른 실시예들은 또한 평면 트랜지스터 또는 다른 반도체 디바이스들과 같은 다른 반도체 디바이스들에도 적용될 수 있다.
이제 도 1을 참조하면, 격리 영역(103)이 그 안에 형성되는 기판(101)의 단순화된 부분이 도시된다. 기판(101)은 (001)의 결정 방위(crystal orientation)를 갖는, 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질일 수 있다. 대안적으로, 결정 방위들을 갖는, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 알루미늄 비화물, 갈륨 안티몬화물, 인듐 안티몬화물, 알루미늄 안티몬화물, 인듐 인화물, 이들의 조합들 등과 같은 화합물 물질들이 또한 이용될 수 있다. 부가적으로 기판(101)은 절연체 상의 실리콘(SOI) 기판을 포함할 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 절연체 상의 실리콘 게르마늄(SGOI), 또는 이들의 조합들과 같을 반도체 물질 층을 포함한다. 기판이 붕소, 인듐, 알루미늄, 갈륨 등과 같은 p-타입 도펀트로 대안적으로 도핑될 수 있지만, 기판(101)은 당 분야에 알려진 바와 같이, 인, 비소 등과 같은 n-타입 도펀트로 도핑될 수 있다.
기판(101)에는 트랜치(105)가 그 안에 형성된 격리 영역(103)이 형성된다. 격리 영역(103)은 예를 들어, 당 분야에 알려져 있는 바와 같이 트랜치를 형성하기 위해 기판(101)을 에칭하고, 유전체 물질로 트랜치를 충전함으로써 일반적으로 형성되는 얕은 트랜치 격리일 수 있다. 격리 영역(103)은 산화물 물질, 고-밀도 플라즈마(HDP) 산화물 등과 같은 유전체 물질로 충전 또는 과충전(overfill)될 수 있고 당 분야에 알려진 방법들에 의해 형성될 수 있다. 충전 또는 과충전되면, 유전체 물질은 예를 들어, 화학 기계적 연마(CMP)와 같은 프로세스를 이용하여 평탄화될 수 있다. 격리 영역(103)은 약 250nm와 같이, 약 100nm 내지 약 400nm 사이의 깊이를 가질 수 있다.
격리 영역(103)이 형성되면, 트랜치(105)는 격리 영역(103) 내에서 기판(101)을 제거함으로써 형성될 수 있다. 일 실시예에서, 트랜치(105)는 기판(101)이 트랜치(105)를 형성하도록 제거될 때까지 예를 들어, 이방성 또는 등방성 에칭 프로세스를 이용하여 격리 영역(103)에 의해 보호되지 않는 기판(101)을 에칭함으로써 형성될 수 있다. 그러나 격리 영역(103)을 형성하고 이어서 트랜치(105)를 형성하도록 격리 영역(103)의 일부를 제거하는 것과 같은 임의의 적합한 대안적인 프로세스가 대안적으로 활용될 수 있다.
도 2는 트랜치(105) 내에 템플릿 층(201) 및 절연체 층(203)의 형성을 예시한다. 일 실시예에서, 템플릿 층(201)은 기판(101)(예를 들어, 실리콘)과 절연체 층(203) 사이에서 발생하는 있는 임의의 격자 오정합을 수용하고 절연체 층(203)에 대한 핵형성 사이트(nucleating site)로서 또한 작용하도록 이용될 수 있다. 그럼으로써, 템플릿 층(201)의 정밀한 물질(precise material)은 기판(101) 및 절연체 층(203)에 대해 선택된 물질들에 적어도 부분적으로 의존할 수 있지만, 기판(101)이 실리콘이고 절연체 층(203)이 AlAsSb인 실시예에서 템플릿 층(201)은 인듐 비화물(InAs)일 수 있고, 그렇지만 임의의 다른 적합한 물질이 대안적으로 활용될 수 있다.
템플릿 층(201)은 아래 놓이는 기판(101) 상에서 템플릿 층(201)을 성장시키기 위해 MBE(molecular beam epitaxy), MOCVD(metal organic chemical vapor deposition), MOVPE, 이들의 조합 등과 같은 에피택셜 성장 프로세스(epitaxial growth process)를 이용하여 형성될 수 있다. 일 실시예에서, 템플릿 층(201)은 트랜치(105)내에서 약 100nm와 같이, 약 50nm 내지 약 150nm 사이의 두께를 갖도록 형성될 수 있다. 그러나 임의의 다른 적합한 프로세스들 및 두께들은 기판(101)과 절연체 층(203) 사이의 격자 오정합을 수용하는데 도움을 주도록 활용될 수 있다.
템플릿 층(201)이 트랜치(105) 내에서 기판(101) 상에 형성되면, 절연체 층(203)은 핵형성 층으로서 템플릿 층(201)을 이용하여 템플릿 층(201)의 최상부 상에서 성장될 수 있다. 일 실시예에서, 절연체 층(203)은 템플릿 층(201)으로부터 채널 영역(301)(도 2에서는 예시되지 않지만, 도 3에 관하여 예시되고 아래에서 추가로 논의됨)을 전기적으로 격리하는데 활용되는 넓은 밴드갭 물질일 수 있다. 그럼으로써, 절연체 층(203)은 AlAsxSb1 -x과 같은 물질일 수 있지만, AlAsSb, AlSb, InP, 또는 Al0 .52Ga0 .48As, 이들의 임의의 조합 등과 같은 다른 물질들이 대안적으로 활용될 수 있다. 절연체 층(203)이 채널 영역(301)(도 2에서는 예시되지 않지만, 도 3에 관하여 예시되고 아래에서 추가로 논의됨)과 유사한 격자 상수를 갖는 것이 바람직한 특정한 실시예들에서, 절연체 층(203)은 예를 들어, AlAs0.16Sb0.84과 같은 물질일 수 있다.
또한, 다른 실시예들은 채널 영역(301)에 스트레스를 제공하도록 절연체 층(203)을 형성하는 것을 포함할 수 있다. 예를 들어, 물질(AlAs0 .16Sb0 .84)은 격자 정합이 요구될 때 위의 절연체 층(203)을 기술하는데 활용되었지만, AlAsSb의 다른 합성물들이 채널 영역(301) 내에 상이한 스트레스들을 제공하도록 활용될 수 있다. 신장성 스트레스(tensile stress)가 채널 영역(301) 내에서 요구되는 실시예들에서, 100%와 같은 더 큰 양의 Sb이 포함될 수 있는 반면에, 0%와 같은 더 작은 양의 AS가 활용될 수 있다. 대안적으로, 압축성 스트레스(compressive stress)가 채널 영역(301) 내에서 요구되는 경우, 70%와 같은 더 큰 양의 AS가 활용될 수 있는 반면에, 30%와 같은 더 작은 양의 Sb가 활용될 수 있다. 채널 영역(301) 내에 스트레스를 생성하는데 활용되는 이들 그리고 임의의 다른 합성물이 활용될 수 있고 실시예들의 범위 내에 포함되도록 전적으로 의도된다.
절연체 층(203)은 템플릿 층(201) 위에 절연체 층(203)을 성장시키기 위해 MBE, MOCVD, MOVPE, 이들의 조합들 등과 같은 에피택셜 성장 프로세스를 이용하여 형성될 수 있다. 절연체 층(203)은 템플릿 층(201)에 의해 충전되지 않은 트랜치(105)의 잔여 부분을 부분적으로 충전하거나, 완전히 충전하거나, 또는 과충전하도록 형성될 수 있다. 트랜치(105)를 충전 또는 과충전하도록 형성되면, 절연체 층(203) 및 격리 영역(103)은 화학 기계적 연마(CMP)와 같은 평탄화 프로세스를 이용하여 평탄화될 수 있다. 선택적으로, 절연체 층(203) 및 격리 영역(103)이 평탄화된 이후, 절연체 층(203)은 후속 층들(도 3a에 관하여 아래에서 추가로 기술됨)이 트랜치(105) 내부에 성장될 수 있도록 후퇴되거나 에칭백(etch back)될 수 있다.
도 3a 내지 도 3b는 절연체 층(203) 상에 채널 영역(301)의 형성에 있어서 초기 단계를 예시한다. 우선 도 3a를 참조하면, 채널 영역(301)은 채널에 대해 바람직할 수 있고, 또한 채널에 바람직하지 않을 수도 있는 두 특성들을 갖는 물질의 제 1 층(303)을 형성함으로써 개시될 수 있다. 일 실시예에서, 제 1 층(303)은 인듐 비화물(InAs) 층을 포함할 수 있지만, InAsSb, InGaAs, GaAsSb, 이들의 조합들 등과 같은 다른 적합한 III-V 물질들이 대안적으로 활용될 수 있다.
도 3b는 InAs의 특성들 중 일부를 예시하며, 이 InAs의 특성들 중 일부는 그 자신을 채널 영역(301)에 대한 물질로서 바람직하게 그리고 바람직하게 않게 한다. 특히, 도 3b는 각각의 에너지 레벨에서 계면 트랩 밀도(Dit)에 대해 플롯팅되는 InAs의 에너지들의 플롯(plot)을 예시하며, InAs의 밴드갭(305)(InAs의 전도대 에너지 레벨(Ec) 및 InAs의 가전자대 에너지 레벨(Ev) 사이의 갭)이 또한 예시된다. 알 수 있는 바와 같이, 밴드갭(305)이 낮으며 nFET 동작에 대해 매력적이지만, 계면 트랩 밀도는 밴드갭 외부 우측의 에너지 레벨들(예를 들어, 전도대 에너지 레벨(Ec) 위의 레벨에서)에서 알 수 있는, 계면 트랩 밀도에 대한 비교적 낮은 수에 비교하면 밴드갭(305) 내에서 높은 레벨로 상승한다. 제 1 층(303)(예를 들어, InAs)의 이들 바람직한 및 바람직하지 않을 특성들 둘 다가 주어지면, 전체 채널 영역(301)에 대해서 제 1 층(303)의 특성들은 제 2 층(401)(도 3a 내지 도 3b에서 예시되지 않지만, 도 4a 내지 도 4b에 관하여 예시되고 아래에서 기술됨)으로 변조될 수 있다.
제 1 층(303)은 절연층(203) 상에 제 1 층(303)을 성장시키기 위해 MBE, MOCVD, MOVPE, 이들의 조합들 등과 같은 적합한 에피택셜 성장 프로세스를 이용하여 형성될 수 있다. 제 1 층(303)의 특성들이 제 2 층(401)의 특성들로 변조되게 하기 위해, 제 1 층(303)은 약 4개의 단층(monolayer)들(각각의 단층은 두께가 약 0.3nm임)과 같이, 약 0.6nm 내지 약 5nm 사이의 두께를 갖도록 형성될 수 있다.
도 4a 내지 도 4b는 제 1 층(303)이 성장된 이후 채널 영역(301)에 이중층(bi-layer)을 형성하기 위해 제 1 층(303) 위에 제 2 층(401)의 형성을 예시한다. 제 2 층(401)은 바람직한 및 바람직하지 않은 두 특성들을 가질 수 있고 채널 영역(301)의 제 1 층(303)의 특성들을 변조하기 위해 제 1 층(303)의 특성들과 또한 상보적(complement)일 수 있는 다른 물질일 수 있다. 그럼으로써, 제 2 층(401)에 대해 선택된 정밀한 물질은 제 1 층(303)에 대해 선택된 물질 및 채널 영역(301)의 바람직한 특성들에 적어도 부분적으로 의존할 수 있지만, InAs가 제 1 층(301)에 대해 선택된 실시예에서, 제 2 층(401)은 예를 들어, 갈륨 안티몬화물(GaSb)과 같은 물질일 수 있다. 그러나 InyGa1 - ySb, InP, 이들의 조합들 등과 같은 다른 적합한 물질들이 대안적으로 활용될 수 있다.
도 4b는 GaSb에 대한 각각의 에너지 레벨에서의 계면 트랩 밀도(Dit)에 대해 플로팅되는 GaSb의 에너지들의 플롯을 예시하며(및 InAs와 페어링되었을 때가 아님), GaSb의 밴드갭(403)(GaSb의 전도대 에너지 레벨(Ec)과 GaSb의 가전자대 에너지 레벨(Ev) 사이의 갭)이 또한 예시된다. 알 수 있는 바와 같이, GaSb의 밴드갭(403)은 낮은 계면 트랩 밀도의 영역 위로 확장하지만, 또한 GaSb의 밴드갭(403)도 높은 계면 트랩 밀도의 영역 위로 확장한다. 그럼으로써, GaSb의 계면 트랩 밀도가 낮게 유지될 수 있는 반면에, GaSb의 밴드갭(403)은 또한 계면 트랩 밀도가 낮게 유지되지 않는 영역들에 진입할 수 있다.
도 4a로 돌아와서, 제 2 층(401)은 제 1 층(303)과 유사하게, MBE, MOCVD, MOVPE, 이들의 조합들 등과 같은 에피택셜 성장 프로세스를 활용하여 형성될 수 있다. 제 2 층(401)은 약 4개의 단층들과 같이, 약 0.6nm 내지 약 5nm 사이의 두께를 갖도록 형성될 수 있다. 그러나 다른 프로세스들, 물질들 및 두께들이 실시예들의 범위 내로 유지하면서 대안적으로 활용될 수 있다.
그러나, 제 2 층(401)이 기술된 바와 같이 제 1 층(303) 상에 형성된 이후, 제 1 층(303) 및 제 2 층(401) 둘 다를 포함하는 전체 채널 영역(301)의 특성들은 개별적으로 제 1 층(303) 또는 제 2 층(401) 중 어느 하나의 특성들 중 어느 하나로부터 변조될 수 있다. 즉, 제 1 층(303) 및 제 2 층(401) 둘 다를 형성함으로써, 제 2 층(401)의 특성들은 제 1 층(303)의 특성들을 튜닝하고 변조하는데 이용될 수 있고, 제 1 층(303)의 특성들은 제 2 층(401)의 특성들을 튜닝하고 변조하는데 이용될 수 있다. 예를 들어, 제 1 층(303) 및 제 2 층(401)의 각각의 층이 이상적이지 않은 특성들을 가질 수 있지만, 전체 채널 영역(301)은 집합적으로, 보다 바람직한 범위로 변조되는 특성들을 가질 수 있다.
도 5는 제 1 층(303) 및 제 2 층(401)의 양자 기계적 한정(quantum mechanical confinement)이 채널 영역(301)의 유효 밴드갭(도 5에서 갭(509)에 의해 표현됨)을 변경하는데 이용될 수 있도록 제 1 층(303)으로서 InAS 및 제 2 층(401)으로서 GaSb를 활용하는 이러한 합성 채널 영역(301)의 특성들을 예시한다. 특히, 제 1 층(303)(예를 들어, InAs)의 특성들을 변조하기 위해 제 2 층(401)(예를 들어, GaSb)을 활용함으로써, InAs의 원래의 가전자대 에너지(도 5에서 라인(501)에 의해 표현됨)가 변조된 가전자대 에너지 레벨(도 5에서 라인(503)에 의해 표현됨)쪽으로 위로 이동될 수 있다. 또한, InAs의 원래의 전도대 에너지 레벨(도 5에서 라인(505)에 의해 표현됨)이 또한 변조된 전도대 에너지 레벨(도 5에서 라인(507)에 의해 표현됨)쪽으로 위로 이동될 수 있다.
또한, 가전자대 에너지 레벨 및 전도대 에너지 레벨들을 위로 이동시킴으로써, 합성 채널 영역(301)의 변조된 밴드갭(509)이 또한 위로 이동하고(도 3B의 차트에 대해서), 변조된 밴드갭(509)은 또한 계면 트랩 결점들이 높은 계면 트랩 밀도들(도 3b에서 도시된 바와 같은)의 영역에 있는 대신 낮은 레벨로 유지될 수 있는 에너지 레벨을 커버한다. 그럼으로써, 작은 밴드갭이 계면 트랩 밀도를 희생해야 할 필요 없이 획득될 수 있고, 낮은 계면 트랩 밀도는 작은 밴드갭을 또한 유지하면서 획득될 수 있다. 더 낮은 계면 트랩 밀도에 의해, 구동 잔류(Ion) 및/또는 오프-상태 전류(Ioff)의 열화를 낮추거나 제거하게 되고, 그에 의해 디바이스의 보다 이상적인 스위칭 행동을 야기한다.
도 6은 채널 영역(301)에서 각각 제 3 층(601) 및 제 4 층(603)을 갖는 제 2 이중층을 형성하기 위해 제 1 층(303) 및 제 2 층(401)의 형성을 반복하는 것을 예시한다. 이들 단계들을 반복함으로써, 채널 영역(301)의 총 두께는 연속적인 층들을 쌓아올림으로써 증가될 수 있다. 일 실시예에서, 제 3 층(601)은 제 1 층(303)(예를 들어, InAs)과 유사할 수 있고 제 2 층(401) 상에 성장될 수 있으며, 제 4 층(603)은 제 2 층(401)(예를 들어, GaSb)과 유사할 수 있고 제 3 층(601) 상에 성장될 수 있다. 제 3 층(601) 및 제 4 층(603)에 대해 이용된 프로세스들 및 물질들은 각각 제 1 층(303) 및 제 2 층(401)에 대해 위에서 기술된 프로세스들 및 물질들과 유사할 수 있다.
부가적으로, 제 1 층(303) 및 제 2 층(401)의 형성의 반복이 (제 3 층(601) 및 제 4 층(603)을 형성하기 위해) 도 6에서 하나의 반복으로 예시되었지만, 이 반복은 채널 영역(301)이 바람직한 두께를 가질 때까지 제 4 층(603) 위에 연속적인 층들을 계속 성장시킬 수 있다. 일 실시예에서, 바람직한 두께는 InAs의 약 5개의 층들 사이, 또는 약 5nm 내지 약 10nm 사이일 수 있다. 그러나 임의의 다른 적합한 두께는 실시예들의 범위 내로 유지되면서 대안적으로 활용될 수 있다.
다른 실시예에서, 동일한 물질이 채널 영역(301)에 형성된 제 1 층(303) 및 마지막 층을 위해 이용될 수 있다. 예를 들어, InAs가 제 1 층(303)에 대해 활용되는 실시예에서, 채널 영역(301)에서 형성되는 마지막 층은 또한 GaSb의 반복들 중 하나의 반복 이후에 형성된 InAs일 수 있다. 제 1 층(303) 및 제 2 층(401)의 임의의 적합한 조합이 채널 영역(301)을 형성하기 위해 대안적으로 활용될 수 있다.
대안적으로, 제 1 층(303) 및 제 2 층(401)이 유사한 두께들(이를테면, 제 1 층(303) 및 제 3 층(601)은 4개의 단층들의 두께를 갖는 반면에, 제 2 층(401) 및 제 4 층(603)은 약 4개의 단층들의 두께를 가짐)을 갖는 것으로 위에서 기술되었지만, 실시예들을 이것으로 제한되도록 의도되지 않는다. 오히려, 채널 영역(301)의 특성들(예를 들어, 밴드갭)은 서로에 대해 각각의 층의 두께 및 개별 층들의 수를 변조함으로써 추가로 튜닝될 수 있다. 예를 들어, 다른 실시예에서, 제 2 층(401) 및 제 4 층(603)은 제 1 층(303) 및 제 3 층(601)과 상이한 두께를 가질 수 있다. 예를 들어, 제 2 층(401) 및 제 4 층(603)은 제 1 층(303) 및 제 3 층(601)보다 큰 두께를 가질 수 있으며, 이를테면, 제 1 층(303) 및 제 3 층(601)은 약 8개의 단층들의 두께를 갖는 반면에, 제 2 층(401) 및 제 4 층(603)은 약 4개의 단층들의 두께를 갖는다.
도 7a 및 도 7b는 서로에 관하여 개별적인 층들의 두께를 변화시킴으로써 채널 영역(301)을 튜닝하는 이러한 개념을 예시하는 시뮬레이션들을 예시한다. 도 7a는 위에서 기술된 바와 같이 제 1 층(303), 제 2 층(401), 제 3 층(601) 및 제 4 층(603)을 포함(제 1 층(303) 및 제 3 층은 4개의 단층 두께이고, 제 2 층(401) 및 제 4 층(603)은 또한 4개의 단층 두께임)하는 채널 영역(301)에 대한 전도대 및 가전자대 이동들을 예시한다. 그러나 도 7b는 유사한 구조를 예시하지만 제 2 층(401) 및 제 4 층(603)이 8 단층 두께와 같이 각각 제 1 층(303) 및 제 3 층(601)의 두께의 2배이다.
알 수 있는 바와 같이, 채널 영역(301)에 대한 변조된 전도대 에너지 레벨 및 변조된 가전자대 에너지 레벨의 최종 레벨은 상이한 층들의 상대적 두께들을 변화시킴으로써 변화될 수 있다. 예를 들어, 제 1 층(303) 및 제 3 층(601)에 관하여 제 2 층(401) 및 제 4 층(603)의 두께를 증가시킴으로써, 도 7b의 변조된 전도대 에너지 레벨(701)(두께 변화를 가짐)은 도 7a(여기서 모든 층들은 동일한 두께임)보다 낮다. 유사하게, 도 7b의 변조된 가전자대 에너지 레벨(703)은 도 7a보다 높다. 그럼으로써, 도 7b의 변조된 밴드갭(705)은 도 7a의 변조된 밴드갭(705)보다 작고, 밴드갭(705)은 서로에 관하여 개별적인 층들의 두께를 조정함으로써 튜닝될 수 있다.
또한, 도 7c는 제 2 층(401) 및 제 4 층(603)이 제 1 층(303) 및 제 3 층(601)보다 큰 두께를 갖는 실시예의 전자 밀도 차트를 예시한다. 알 수 있는 바와 같이, 최고 전자 밀도는 제 1 층(303) 및 제 3 층(601)(예를 들어, InAs)에서 발견될 수 있는 반면에, 제 2 층(401) 및 제 4 층(603)(예를 들어, GaSb)에서 전자 밀도는 비교적 낮다. 그럼으로써, 예를 들어, InAs는 월등한 최고 전자 이동성을 갖기 때문에, 채널 영역(301)은 그의 전반적으로 높은 전자 이동성(μe)을 유지한다.
도 8a 내지 도 8b는 선택적인 제 1 패시베이션 층(801), 선택적인 제 2 패시베이션 층(803), 게이트 유전체(805), 및 게이트 전극(807)을 갖는 게이트 스택(800)의 형성을 예시하며, 도 8b는 라인 B-B'를 따른 도 8a의 단면도를 예시한다. 일 실시예에서, 제 1 패시베이션 층(801)이 제 4 층(603) 상에 형성될 수 있고 예를 들어, GaSb일 수 있지만, 다른 적합한 물질들이 활용될 수 있다. 제 1 패시베이션 층(801)은 MBE, MOCVD, MOVPE, 이들의 조합들 등과 같은 에피택셜 프로세스를 이용하여 형성될 수 있고, 약 0.6nm와 같이, 약 0.3nm 내지 약 2nm 사이의 두께를 갖도록 형성될 수 있다.
제 2 패시베이션 층(803)은 제 1 패시베이션 층(801) 위에 형성될 수 있다. 제 2 패시베이션 층(803)은 계면층일 수 있고, Ga2O3와 같은 물질로 형성될 수 있지만, Al2O3, TaSiOx, 이들의 조합들 등과 같은 다른 적합한 물질들이 대안적으로 활용될 수 있다. 제 2 패시베이션 층(803)은 ALD, MBD, 이들의 조합들 등과 같은 증착 프로세스를 이용하여 형성될 수 있고 약 1nm와 같이, 약 0.4nm 내지 약 2 nm 사이의 두께를 갖도록 형성될 수 있다.
게이트 유전체(805)는 제 2 패시베이션 층(803) 위에 형성될 수 있고, 약 30 옹스트롬 미만과 같이, 약 0.5 옹스트롬 내지 약 100 옹스트롬의 등가의 산화물 두께를 갖는, 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 또는 지르코늄 산화물(ZrO2), 탄탈 실리콘 산화물(TaSiOx), 이들의 조합들과 같은 높은 유전율(하이-k) 물질(예를 들어, 약 3.9보다 큰 상대적 유전율을 가짐)과 같은 물질을 포함할 수 있다. 게이트 유전체(805)는 약 30 옹스트롬과 같이, 약 3 옹스트롬 내지 약 100 옹스트롬 범위의 두께를 갖는 실리콘 이산화물 또는 실리콘 산질화물로부터 대안적으로 형성될 수 있다. 또한, 실리콘 이산화물, 실리콘 산질화물, 및/또는 하이-k 물질들의 임의의 조합이 게이트 유전체(805)에 대해 또한 이용될 수 있다.
게이트 유전체는 ALD, MBD, 화학 기상 증착, 스퍼터링, 열적 산화, 또는 게이트 유전체를 형성하기 위해 당 분야에 알려지고 이용되는 임의의 다른 방법들을 이용하여 형성될 수 있다. 게이트 유전체 형성의 기법에 의존하여, 채널 영역(301)의 최상부 상의 게이트 유전체(805) 두께는 채널 영역(301)의 측벽 상의 게이트 유전체 두께와 상이할 수 있다.
게이트 전극(807)은 전도성 물질을 포함할 수 있고 다결정질-실리콘(poly-Si), 다결정질 실리콘-게르마늄(poly-SiGe), 금속 질화물들, 금속 규화물들, 금속 산화물들, 금속들, 이들의 조합들 등으로 구성된 그룹으로부터 선택될 수 있다. 금속 질화물들의 예들은 텅스텐 질화물, 몰리브덴 질화물, 티타늄 질화물, 탄탈 질화물, 또는 이들의 조합들을 포함한다. 금속 규화물의 예들은 텅스텐 규화물, 티타늄 규화물, 코발트 규화물, 니켈 규화물, 백금 규화물, 에르븀 규화물 또는 이들의 조합들을 포함한다. 금속 산화물들의 예들은 루테늄 산화물, 인듐 주석 산화물 또는 이들의 조합들을 포함한다. 금속의 예들은 텅스텐, 티타늄, 알루미늄, 구리, 몰리브덴, 니켈, 백금, 이들의 합금들, 이들의 조합들 등을 포함한다.
게이트 전극(807)은 화학 기상 증착(CVD), 스퍼터 증착, 또는 전도성 물질들을 증착하기 위해 당 분야에 알려지고 이용되는 다른 기법들에 의해 증착될 수 있다. 게이트 전극(807)의 두께는 약 200 옹스트롬 내지 약 4,000 옹스트롬의 범위에 있을 수 있다. 게이트 전극(807)의 최상부 표면은 비-평면 최상부 표면을 가질 수 있고 게이트 전극(807)의 패터닝 또는 게이트 에칭 이전에 평탄화될 수 있다. 이온들은 이 시점에서 게이트 전극(807)내로 도입될 수 있거나 도입되지 않을 수 있다. 이온들은 예를 들어, 이온 주입 기법들에 의해 도입될 수 있다.
형성되면, 제 1 패시베이션 층(801), 제 2 패시베이션 층(803), 게이트 유전체(805), 게이트 전극(807)은 채널 영역(301) 위에 게이트 스택(800)을 형성하기 위해 패터닝될 수 있다. 게이트 스택(800)은 게이트 유전체(805) 아래의 채널 영역(301)에 위치되는 다수의 채널들을 정의한다. 게이트 스택(800)은 예를 들어, 당 분야에서 알려진 증착 및 포토리소그라피 기법들을 이용하여 게이트 전극(807) 상에 게이트 마스크(도시되지 않음)를 증착 및 패터닝함으로써 형성될 수 있다. 게이트 마스크는 포토레지스트 물질, 실리콘 산화물, 실리콘 산질화물, 및/또는 실리콘 질화물(그러나 이들로 제한되지 않음)과 같이, 흔히 이용되는 마스킹 물질들을 포함할 수 있다. 게이트 전극(807), 게이트 유전체(805), 제 2 패시베이션 층(803), 및 제 1 패시베이션 층(801)은 패터닝된 게이트 스택(800)을 형성하기 위해 건식 에칭 프로세스를 이용하여 에칭될 수 있다.
그러나 위의 설명이 특유의 물질들 및 프로세스들과 더불어 특유의 실시예들을 예시하였지만, 이들 실시예들은 이 실시예들로 제한되도록 의도되지 않는다. 예를 들어, 다른 실시예에서, 절연체 층(203)은 AlAsSb 또는 AlSb를 포함할 수 있는 반면에, 제 1 층(303)은 InAs1 - xSbx를 포함할 수 있고, 제 2 층(403)은 InyGa1-ySb를 포함할 수 있고, 제 2 패시베이션 층(803)은 Ga2O3를 포함할 수 있고, 게이트 유전체(805)는 Al2O3 또는 HfO2를 포함할 수 있다. 또 다른 실시예에서, 절연체 층(203)은 InP 또는 Al0 .52Ga0 .48As를 포함할 수 있는 반면에, 제 1 층(303)은 InGaAs를 포함할 수 있고, 제 2 층(403)은 InP를 포함할 수 있고, 제 2 패시베이션 층(803)은 TaSiOx를 포함할 수 있고, 게이트 유전체(805)는 Al2O3 또는 HfO2, 또는 TaSiOx를 포함할 수 있다. 이들 조합들 및 임의의 다른 적합한 조합 모두는 실시예들의 범위 내에 포함되도록 전적으로 의도된다. /
도 9a 내지 도 9b는 pFET와 관한 것으로서 채널 영역(301)의 튜닝을 예시한다. 특히, 위에서 기술된 실시예들은 nFET에 대해 이용되기 위해 제 1 층(303)(예를 들어, InAs)의 물질들의 전도대들 및 가전자대들을 위로 이동시키는 것으로서 기술되었지만, 실시예들은 제 2 층(401)(예를 들어, GaSb)의 물질의 전도대들 및 가전자대들을 아래로 시프트하는 것으로서 마찬가지로 쉽게 기술될 수 있다. 도 9a에서 알 수 있는 바와 같이, 채널 영역(301)의 전도대(901) 및 가전자대(903)는 각각 GaSb 전도대(905) 및 GsSb 가전자대(907)로부터 하강된다. 또한, 도 9b에서 도시되는 바와 같이, 이러한 하강이 계면 트랩 밀도에 대하여 플로팅될 때, 전체적인 채널 영역(301)의 밴드갭은 낮은 계면 트랩 밀도의 영역 내로 유지하고, 이는 pFET의 동작을 건전하게 한다.
실시예들 및 실시예들이 이점들이 상세히 기술되었지만, 다양한 변경들, 대체들 및 변화들은 첨부된 청구항들에 의해 정의되는 바와 같은 실시예들의 사상 및 범위로부터 벗어남 없이 여기서 이루어질 수 있다는 것이 이해되어야 한다. 예를 들어, 절연체 층, 제 1 층, 제 2 층에서 이용되는 정밀한 물질들은 변경될 수 있고, 정밀한 형성 방법들 또한 실시예들의 범위 내로 여전히 유지되면서 변경될 수 있다.
또한, 본 출원의 범위는 본 명세서에서 기술된 프로세스, 머신, 제조 및 물질의 구성, 수단, 방법들 및 단계들의 특정한 실시예들로 제한되도록 의도되지 않는다. 당업자는 여기서 기술된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후에 개발될 프로세스, 머신, 제조, 물질의 구성, 수단, 방법들, 또는 단계들이 본 개시에 따라 활용될 수 있다는 것을 본 개시로부터 쉽게 인지할 것이다. 이에 따라, 첨부된 청구항들은 이러한 프로세스, 머신, 제조, 물질의 구성, 수단, 방법들, 또는 단계들을 그의 범위 내에 포함하도록 의도된다.
Claims (10)
- 반도체 디바이스에 있어서,
기판 상의 채널 영역, 및
상기 채널 영역 위의 게이트 스택을 포함하고,
상기 채널 영역은,
상기 기판 상의 제 1 층으로서, 제 1 밴드갭을 갖는 제 1의 Ⅲ-Ⅴ 물질을 포함하는 상기 제 1 층;
상기 제 1 층 상의 제 2 층으로서, 상기 제 1 밴드갭과 상이한 제 2 밴드갭을 갖는 제 2의 Ⅲ-Ⅴ 물질을 포함하는 상기 제 2 층;
상기 제 2 층 상의 제 3 층으로서, 상기 제 1의 Ⅲ-Ⅴ 물질을 포함하는 상기 제 3 층;
상기 제 3 층 상의 제 4 층으로서, 상기 제 2의 Ⅲ-Ⅴ 물질을 포함하는 상기 제 4 층을 포함하며,
상기 채널 영역은 상기 제 1 밴드갭과 상기 제 2 밴드갭의 조합에 의해 변조된 밴드갭을 갖고, 상기 변조된 밴드갭은 계면 트랩 결함이 상기 제 1 층 및 상기 제 2 층보다 낮은 레벨로 유지될 수 있는 에너지 레벨을 커버하는 것인, 반도체 디바이스. - 제 1 항에 있어서,
상기 제 1 층은 4개의 단층들(monolayers) 것인, 반도체 디바이스. - 제 1 항에 있어서,
상기 제 1 층은 제 1 두께는 갖고, 상기 제 2 층은 상기 제 1 두께와 상이한 제 2 두께를 갖는 것인, 반도체 디바이스. - 반도체 디바이스에 있어서,
기판 상의 제 1 이중층(bi-layer)으로서,
인듐을 포함한 제 1 층, 및
상기 제 1 층 위의 갈륨을 포함한 제 2 층을 포함하는, 상기 제 1 이중층;
상기 제 1 이중층 상의 제 2 이중층으로서,
상기 제 1 이중층 위의 인듐을 포함한 제 3 층, 및
상기 제 3 층 위의 갈륨을 포함한 제 4 층을 포함하는, 상기 제 2 이중층;
상기 제 2 이중층 상의 게이트 유전체; 및
상기 게이트 유전체 상의 게이트 전극을 포함하며,
상기 제 1 이중층과 상기 제 2 이중층의 조합은 변조된 밴드갭을 갖고, 상기 변조된 밴드갭은 계면 트랩 결함이 상기 제 1 이중층 및 상기 제 2 이중층보다 낮은 레벨로 유지될 수 있는 에너지 레벨을 커버하는 것인, 반도체 디바이스. - 제 4 항에 있어서,
상기 제 1 이중층과 상기 기판 사이의 절연체 층을 더 포함하는, 반도체 디바이스. - 제 4 항에 있어서,
상기 제 2 이중층 상의 제 3 이중층;
상기 제 3 이중층 상의 제 4 이중층; 및
상기 제 4 이중층 상의 제 5 이중층을 더 포함하는, 반도체 디바이스. - 제 4 항에 있어서,
상기 제 2 이중층과 상기 게이트 유전체 사이의 제 1 패시베이션 층을 더 포함하고, 상기 제 1 패시베이션 층은 GaSb인, 반도체 디바이스. - 제 7 항에 있어서,
상기 제 1 패시베이션 층과 상기 제 2 이중층 사이의 제 2 패시베이션 층을 더 포함하는, 반도체 디바이스. - 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 제 1 층 - 상기 제 1 층은 제 1의 Ⅲ-Ⅴ 물질을 포함함 - 을 성장시키는 단계;
상기 제 1 층 상에 제 2 층 - 상기 제 2 층은 상기 제 1의 Ⅲ-Ⅴ 물질과 상이한 제 2의 Ⅲ-Ⅴ 물질을 포함함 - 을 성장시키는 단계;
채널 영역을 형성하기 위해 상기 제 1 층을 성장시키는 단계 및 상기 제 2 층을 성장시키는 단계를 1번 이상 반복하는 단계로서, 상기 채널 영역은 상기 제 1 층과 상기 제 2 층의 조합에 의해 변조된 밴드갭을 갖고, 상기 변조된 밴드갭은 계면 트랩 결함이 상기 제 1 층 및 상기 제 2 층보다 낮은 레벨로 유지될 수 있는 에너지 레벨을 커버하는 것인, 상기 반복하는 단계; 및
상기 채널 영역 위에 게이트 스택 - 상기 게이트 스택은 게이트 유전체 및 게이트 전극을 포함함 - 을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법. - 제 9 항에 있어서, 상기 제 1 층을 성장시키는 단계 이전에,
상기 기판 상에 템플릿 층(template layer)을 성장시키는 단계; 및
상기 템플릿 층 상에 절연체 층을 성장시키는 단계를 더 포함하고, 상기 제 1 층을 성장시키는 단계는 상기 절연체 층 상에 상기 제 1 층을 성장시키는 것인, 반도체 디바이스를 제조하는 방법.
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