KR20170049401A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 디바이스 제조 방법에서는, 제1 도펀트로 도핑된 도핑 층이 기판에 형성된다. 반도체 층이 도핑 층 상에 형성된다. 상기 반도체 층을 포함하는 채널 영역과, 상기 도핑 층을 포함하는 웰 영역을 핀 구조가 구비하도록, 적어도 상기 반도체 층과 상기 도핑 층을 패터닝함으로써, 핀 구조가 형성된다. 핀 구조의 채널 영역이 분리 절연 층으로부터 돌출되고 핀 구조의 웰 영역이 분리 절연 층에 매립되도록, 분리 절연 층이 형성되어 있다. 게이트 구조가 핀 구조의 일부분 위에 그리고 분리 절연 층 위에 형성된다. 반도체 층은 도핑된 실리콘 층 또는 비도핑 실리콘 층 중의 적어도 하나이다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
관련 출원의 상호 참조
본 출원은, 본원에 그 개시내용 전부가 참조로 인용되어 있는, 2015년 10월 28일자로 출원된 미국 가출원 62/247,692호에 대해 우선권을 주장한다.
본원은 반도체 집적 회로에 관한 것이고, 보다 구체적으로는 핀(fin) 구조를 갖는 반도체 디바이스와 그 제조 프로세스에 관한 것이다.
반도체 산업이 보다 높은 장치 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하여 나노미터 기술 공정 노드로 진보함에 따라, 제조 이슈 및 디자인 이슈 모두에의 도전을 통해, 핀 전계 효과 트랜지스터(Fin FET)와 같은 3차원 디자인의 발전이 초래되었다. Fin FET 디바이스는 통상적으로 높은 종횡비를 갖는 반도체 핀을 포함하고, 이 Fin FET 디바이스에서 반도체 트랜지스터 디바이스의 채널 및 소스/드레인 영역이 형성된다. 핀 구조의 측면을 따라 그리고 그 위에 게이트를 형성(예컨대, 랩핑)하여, 채널 및 소스/드레인 영역의 표면적이 증대됨에 따른 이점을 이용해, 보다 빠르고, 보다 신뢰할 만하며, 보다 잘 제어되는 반도체 트랜지스터 디바이스를 생산한다.
본 발명에 따른 반도체 디바이스 제조 방법에서는, 제1 도펀트로 도핑된 도핑 층이 기판에 형성된다. 반도체 층이 도핑 층 상에 형성된다. 상기 반도체 층을 포함하는 채널 영역과, 상기 도핑 층을 포함하는 웰 영역을 핀 구조가 구비하도록, 적어도 상기 반도체 층과 상기 도핑 층을 패터닝함으로써, 핀 구조가 형성된다. 핀 구조의 채널 영역이 분리 절연 층으로부터 돌출되고 핀 구조의 웰 영역이 분리 절연 층에 매립되도록, 분리 절연 층이 형성되어 있다. 게이트 구조가 핀 구조의 일부분 위에 그리고 분리 절연 층 위에 형성된다. 반도체 층은 도핑된 실리콘 층 또는 비도핑 실리콘 층 중의 적어도 하나이다.
본원은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 업계에서 일반적인 관례에 따라, 여러 피처(feature)는 축척에 맞춰 도시되어 있지 않고 단지 예시를 목적으로 이용되고 있다는 점을 강조한다. 실제로, 여러 피처의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본원의 일부 실시형태에 따른 핀 구조를 갖는 예시적인 반도체 FET 디바이스를 보여준다.
도 2~도 13은 본원의 일부 실시형태에 따른 핀 구조를 갖는 반도체 FET 디바이스를 제조하는 예시적인 순차적 동작들을 보여준다.
도 14 및 도 15는 본원의 일부 실시형태에 따른 핀 구조를 갖는 반도체 FET 디바이스를 제조하는 예시적인 동작들을 보여준다.
도 16 및 도 17은 본원의 일부 실시형태에 따른 핀 구조를 갖는 반도체 FET 디바이스를 제조하는 예시적인 동작들을 보여준다.
도 18 및 도 19는 본원의 일부 실시형태에 따른 핀 구조를 갖는 반도체 FET 디바이스를 제조하는 예시적인 동작들을 보여준다.
도 20~도 28은 본원의 일부 실시형태에 따른 핀 구조를 갖는 반도체 FET 디바이스를 제조하는 예시적인 순차적 동작들을 보여준다.
도 29는 핀 구조들의 서로 다른 깊이에 있어서 도펀트 농도의 예를 보여준다.
도 30은 핀 구조들의 서로 다른 깊이에 있어서 탄소의 도펀트 농도와의 사이의 관계의 예를 보여준다.
이하의 개시내용은 본 발명의 여러 피처를 구현하기 위한 다수의 서로 다른 실시형태 또는 실시예를 제공하는 것으로 이해될 것이다. 본원을 간략화하기 위해 구성요소 및 배치 구성의 특정 실시형태 또는 예가 이하에 기술되어 있다. 물론, 이들 특정 실시형태 또는 예는 단지 예에 불과하고, 제한을 의도로 한 것은 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값에 제한되는 것이 아니라, 디바이스의 공정 조건 및/또는 요망되는 특성에 따라 좌우될 수 있다. 또한, 이어지는 설명에서 제2 피처 위에 또는 상에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉해 있지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태들도 또한 포함할 수 있다. 여러 피처들은 단순 명료함을 위해 상이한 스케일로 임의적으로 도시될 수 있다.
또한, "아래", "밑", "하부", "위", "상부" 등의 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위 뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 방위로)될 수 있고, 이에 따라 본원에 사용된 공간 관련 서술 어구도 마찬가지로 해석될 수 있다. 또한, 용어 "~로 만들어진"은 "~를 포함하는" 또는 "~로 구성되는"을 의미할 수 있다.
본원의 일 실시형태에서, Fin FET는, Fin FET의 웰(well) 영역에 대하여 불순물이 Fin FET의 채널 영역으로 확산되는 것을 억제하는 구조를 포함한다. 예를 들어, 도 1에 도시된 바와 같이, Fin FET 디바이스(102)가 웰 영역(165)과, 배리어 층(120), 그리고 웰 영역(165) 상에 배치되는 채널 영역(160)을 포함한다. 일 실시형태에서, 배리어 층(120)은 탄화규소(SiC) 또는 탄소를 포함하는 Si 화합물을 포함한다. 배리어 층(120)은 기판(105)의 표면 상에 에피택셜 성장될 수 있다. 배리어 층(120)은, 웰 영역(165)에 도핑되어 있는 불순물이, 예를 들어 Fin FET 디바이스(102)의 제조와 관련된 열 동작 동안에, 채널 영역(160)에 확산되는 것을 억제할 수 있다. 일부 실시형태에서는 배리어 층이 에피택셜 성장되는 재료의 층이지만, 다른 실시형태에서 배리어 층은 기판(105)에 주입되는 공동-주입 도펀트를 포함한다. Fin FET 디바이스(102)는 핀 구조(10, 12, 14)를 포함한다. 그러나, 핀 구조의 수는 3개에 한정되는 것은 아니다. 핀 구조의 수는 1개, 2개, 4개, 5개, 또는 그 이상일 수 있다.
도 2~도 13은 본원의 일부 실시형태에 따른 핀 구조를 갖는 반도체 FET 디바이스를 제조하는 예시적인 순차적 동작들을 보여준다. 그러나, 도시된 구성요소들 모두를 필요로 하지는 않을 수 있고, 하나 이상의 구현예는 도면에 도시되어 있지 않은 추가적인 구성요소들을 포함할 수 있다. 배치 구성 및 구성요소의 타입에 있어서의 변형은, 본원에 제시되는 바와 같은 청구범위의 범위로부터 벗어나지 않으면서 실시될 수 있다. 추가적인 구성요소들, 다른 구성요소들, 및/또는 보다 적은 수의 구성요소들이 제공될 수 있다. 또한, 동작의 순서는 바뀔 수 있다.
도 2에서는, 에피택셜 층(210)이 기판(205)의 표면 상에 에피택셜 성장된다. 그 후에, 상기 에피택셜 층(210)은 배리어 층으로서 사용될 것이며, 웰 영역에서 불순물에 대하여 차단 특성을 갖는 재료를 포함한다. 상기 에피택셜 층(210)은, 예를 들어 탄소를 포함하는 규소 화합물 또는 탄화규소(SiC) 등일 수 있다. 에피택셜 층(210)은 약 2 nm 내지 약 30 nm 범위의 두께(t)를 가질 수 있다. 일부 실시형태에서, 에피택셜 층(210)은 약 20 nm 내지 약 10 nm 범위의 두께(t)를 갖는다.
기판(205)은, 예를 들어 약 1×1015/㎤ 내지 약 1×1018/㎤ 범위의 도펀트 농도를 갖는 p-형 실리콘 기판이다. 다른 실시형태에서, 기판(205)은 약 1×1015/㎤ 내지 약 1×1018/㎤ 범위의 도펀트 농도를 갖는 n-형 실리콘 기판이다. 일부 실시형태에서, 기판(205)은 상면을 갖는다.
별법으로서, 기판(205)은 게르마늄 등과 같은 다른 기본 반도체; Si 및 SiGe 등과 같은 Ⅳ-Ⅳ족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 등과 같은 Ⅲ-Ⅴ족 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시형태에서, 기판(205)은 SOI(silicon-on-insulator) 기판의 실리콘 층이다. 또한, 비정질 Si 또는 비정질 SiC 등과 같은 비정질 기판이나, 혹은 산화규소 등과 같은 절연 물질이 기판(205)으로서 사용될 수 있다. 기판(205)은 불순물이 적절히 도핑되어 있는 여러 (예컨대, p-형 또는 n-형 도전성의) 영역을 포함할 수 있다.
도 3에서, 불순물 이온이라고도 칭할 수도 있는 도펀트가, 기판(205)에 도핑 층(315)을 형성하도록 기판(205)에 주입된다. 일부 실시형태에서는, 기판(205)에 도펀트를 주입하기 위해, 이온 주입 작업이 이용된다. 도펀트는, 예를 들어 n-형 Fin FET에 대해 p-웰을 만들기 위한 붕소, 이불화붕소(BF2), 불소, 인듐, 또는 이들의 조합과, p-형 Fin FET에 대해 n-웰을 만들기 위한 인, 비소, 불소, 또는 이들의 조합일 수 있다. 일부 실시형태에서는, 펀치스루(punch-through) 효과를 방지하기 위해, 펀치스루 방지(APT) 임플란트를 주입하는 추가적인 이온 주입 작업이 행해진다. APT 임플란트는 일반적으로 벌크-핀 쇼트 채널 효과(SCE) 제어를 위해 이용된다.
도 3에 도시된 주입 작업에 뒤이어, 도핑 층(315)의 도펀트를 활성화하는 어닐링 작업이 행해진다. 어닐링 작업은 약 800℃ 내지 약 1200℃의 온도에서 약 1분 이하 동안 행해질 수 있다. 일부 실시형태에서, 어닐링 작업은 약 600℃ 내지 약 1100℃의 온도에서 약 0.1초 내지 약 30초 동안 행해진다. 이 어닐링 작업을 통해, 도펀트는 에피택셜 층(210)으로 확산할 수 있게 되고, 이에 따라 도 4에 도시된 바와 같이 도핑된 에피택셜 층(420)이 형성된다. 도핑된 에피택셜 층(420)은 웰 임플란트(예컨대, p-웰에 대해서는 붕소, n-웰에 대해서는 인)와 APT 임플란트를 포함할 수 있다.
도 5에서는, 에피택셜 층(525)이 상기 도핑된 에피택셜 층(420)의 표면 상에 에피택셜 성장된다. 이 에피택셜 층(525)은, 예컨대 실리콘, SiC, Ⅲ-Ⅴ족 화합물 물질, 또는 그 밖의 적절한 물질일 수 있다. 일부 실시형태에서, 기판(205)과 에피택셜 층(525)은 실리콘, Ge, 또는 Ⅲ-Ⅴ족 에피택셜 층 중의 어느 하나일 수 있다. 나중에 이 에피택셜 층(525)은 하나 이상의 핀 구조를 형성하는 데 사용된다. 일부 실시형태에서 상기 에피택셜 층(525)의 높이는 약 100 ㎚ 내지 약 300 ㎚의 범위 내에 있고, 다른 실시형태에서 약 50 ㎚ 내지 약 100 ㎚의 범위 내에 있다.
도 6에 도시된 바와 같이, 상기 에피택셜 층(525)의 에피택셜 성장과 관련된 온도로 인해, 상기 도핑 층(315)과 상기 도핑된 에피택셜 층(420)에 있어서의 일부 도펀트가 상기 에피택셜 층(525)으로 확산되어, 에피택셜 층(525)에 도핑 층(630)이 형성될 수 있다. 그러나, 배리어 층으로서 이용되는 상기 도핑된 에피택셜 층(420)이 상기 도핑 층(315)과 상기 에피택셜 층(525)의 사이에 배치되어 있으므로, 에피택셜 층(525)에 확산되는 불순물의 양이 최소화될 수 있다. 이와 관련하여, 도핑 층(315)으로부터 에피택셜 층(525)으로의 도펀트의 역확산을 줄이도록, 상기 도핑된 에피택셜 층(420)은 상기 도핑 층(315)과 관련된 도펀트 프로파일의 국한을 통하여 도펀트 확산 제어를 용이하게 할 수 있다.
도 7에서는, 에피택셜 층(525) 상에 마스크 층(735)이 형성된다. 마스크 층(735)은 예컨대 패드 산화물 층과 마스크 층을 포함할 수 있다. 일부 실시형태에서, 패드 산화물 층은 산화규소 층이고, 마스크 층은 질화규소(SiN) 마스크 층이다. 패드 산화물 층은, 예를 들어 열 산화 작업을 이용하여 형성될 수 있고, 에피택셜 층(525)과 질화규소 마스크 층의 사이에서 접착층의 역할을 할 수 있다. 질화규소 마스크 층은, 저압 CVD(LPCVD) 또는 플라즈마 강화 CVD(PECVD) 등과 같은 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다. 일부 실시형태에서 패드 산화물 층의 두께는 약 2 ㎚ 내지 약 15 ㎚의 범위이고, 질화규소 마스크 층의 두께는 약 10 ㎚ 내지 약 50 ㎚의 범위이다.
도 8에 도시된 바와 같이, 패터닝 작업을 적용함으로써, 마스크 층(735)에 마스크 패턴(835)이 패터닝된다. 일부 실시형태에서, 각 마스크 패턴(835)의 폭(w)은 약 5 ㎚ 내지 약 40 ㎚의 범위이고, 또는 다른 실시형태에서 약 10 ㎚ 내지 약 30 ㎚의 범위이다.
도 9에 도시된 바와 같이, 마스크 패턴(835)을 에칭 마스크로서 사용함으로써, 에피택셜 층(525), 에피택셜 층(525)의 도핑 층(630), 도핑된 에피택셜 층(420) 및 기판(205)의 도핑 층(315)은, 트렌치 에칭 작업을 행하는 것을 통해 핀 구조(950)에 패터닝된다. 일부 실시형태에서, 핀 구조(950)의 바닥 부분이 만곡된 형상(955)을 갖는다.
트렌치 에칭 작업은, 건식 에칭 작업, 습식 에칭 작업, 또는 건식 작업 에칭 및 습식 에칭 작업의 조합을 비롯한 여러 작업을 통해 수행될 수 있다. 건식 에칭 작업은, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C4F8), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 산소 함유 가스, 요오드 함유 가스, 그 밖의 적합한 가스, 및/또는 플라즈마, 및/또는 이들의 조합을 이용할 수 있다.
도 9에서는, 3개의 핀 구조(950)가 서로 인접하여 배치되어 있다. 그러나, 핀 구조의 수는 3개에 한정되는 것은 아니다. 핀 구조의 수는 1개, 2개, 4개, 5개, 또는 그 이상일 수 있다. 또한, 패터닝 작업에서의 패턴 충실도를 향상시키기 위해, 핀 구조(950)의 양측에 인접하여 하나 이상의 더미(dummy) 핀 구조가 배치될 수 있다. 일부 실시형태에서 핀 구조(950)의 폭(w)은 약 5 ㎚ 내지 약 40 ㎚의 범위이고, 특정 실시형태에서 약 7 ㎚ 내지 약 15 ㎚의 범위이다. 일부 실시형태에서 핀 구조(950)의 높이(h)는 약 100 ㎚ 내지 약 300 ㎚의 범위이고, 다른 실시형태에서 약 50 ㎚ 내지 약 100 ㎚의 범위이다. 일부 실시형태에서 핀 구조들(950) 사이의 간격(s)은 약 5 ㎚ 내지 약 80 ㎚의 범위이고, 다른 실시형태에서 약 7 ㎚ 내지 약 15 ㎚의 범위이다. 하지만, 상기한 설명에 걸쳐서 열거한 치수들과 값들은 단지 예에 불과하며, 집적 회로의 다양한 스케일에 맞춰 변경될 수 있다는 것을, 당업자라면 알 것이다.
도 10에서, STI(shallow trench isolation) 작업의 일부로서 성장되는, 분리 절연 층(1055)이, 핀 구조(950)와 마스크 패턴(835)을 완전히 매립하기 위해, 기판(205)의 도핑 층(315)의 표면 상에 그리고 핀 구조(950)와 마스크 패턴(835)의 주위에 형성된다. 분리 절연층(1055)은 하나 이상의 절연 재료의 층을 포함할 수 있다. 각 절연 재료의 층은, 예를 들어 산화규소, 이산화규소, 질화규소, 산질화규소(SiON), SiOCN, 불소-도핑된 실리케이트 유리(FSG), 또는 로우-k 유전체 재료를 포함할 수 있다. 분리 절연 층(1055)은 특히 LPCVD 작업, 플라즈마-CVD 작업, 유동성 CVD 작업, 분자층 증착(MLD) 작업 등과 같은 CVD 작업을 이용하여 형성될 수 있다.
유동성 CVD에서는, 산화규소 대신에 유동성 유전체 재료가 증착된다. 유동성 유전체 재료는, 그 이름에서 시사하는 바와 같이, 증착 동안에 높은 종횡비를 갖는 간극 또는 공간을 채우도록 "유동"할 수 있다. 일반적으로, 증착된 막이 유동할 수 있게 하도록 여러 화학물이 실리콘-함유 전구체에 첨가된다. 일부 실시형태에서는, 질소수소화물 본드가 첨가된다. 유동성 유전체 전구체, 특히 유동성 산화규소 전구체의 예로는, 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 퍼하이드로실라잔(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸 오르토실리케이트(TEOS), 또는 트리실릴아민(TSA) 등과 같은 실릴-아민 등이 있다. 상기한 유동성 산화규소 재료는 다중-작업 프로세스에서 형성된다. 유동성 막은 증착된 후, 경화되고, 뒤이어 산화규소를 형성하는 데 불필요한 성분(들)을 제거하도록 어닐링된다. 불필요한 성분(들)이 제거되면, 유동성 막은 치밀화되고 수축한다. 일부 실시형태에서는, 다중 어닐링 프로세스가 수행된다. 유동성 막은 두 번 이상 경화 및 어닐링된다. 유동성 막에는 붕소 및/또는 인이 도핑될 수 있다. 일부 실시형태에서, 분리 절연 층(1055)은 SOG, SiO, SiON, SiOCN, 또는 불소-도핑 실리케이트 유리(FSG)의 하나 이상의 층에 의해 형성된다.
도 11에서는, 마스크 패턴(835)과 분리 절연 층(1055)의 일부분이, 예컨대 화학적 기계적 연마(CMP) 작업 또는 에치-백 작업 등과 같은 그 밖의 평탄화 작업에 의해 제거된다. 도 12에서는, 분리 절연 층(1055)이 에칭된다. 에칭 작업은, 건식 에칭 작업, 습식 에칭 작업, 또는 건식 작업 에칭 및 습식 에칭 작업의 조합을 비롯한 여러 작업을 통해 수행될 수 있다. 건식 에칭 작업은, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C4F8), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 산소 함유 가스, 요오드 함유 가스, 그 밖의 적합한 가스, 및/또는 플라즈마, 및/또는 이들의 조합을 이용할 수 있다. 분리 절연 층(1055)의 최종 형성 두께(tSTI)는 약 100 ㎚ 내지 약 600 ㎚의 범위일 수 있다. 일부 실시형태에서, 분리 절연 층(1055)의 최종 형성 두께(tSTI)의 두께는 약 30 ㎚ 내지 약 200 ㎚의 범위이다. 이 실시형태에서는, 분리 절연 층(1055)의 최상위 면이 상기 도핑된 에피택셜 층(420)의 최상위 면과 실질적으로 동일하도록, 분리 절연 층(1055)이 에칭된다. 핀 구조(950)에 있어서 분리 절연 층(1055)으로부터 돌출된 부분이, Fin FET의 채널 영역(1260)이 되고, 핀 구조(950)에 있어서 분리 절연 층(1055)에 매립된 부분이, Fin FET의 웰 영역(1265)이 된다. Fin FET의 웰 영역(1265)은 도핑 층(315)과 도핑된 에피택셜 층(420)을 포함한다.
도 13에서는, 게이트 구조가 핀 구조(950)와 분리 절연 층(1055) 상에 형성되어 FET 디바이스(1300)를 형성한다. 상기 게이트 구조는 계면 층(1365), 게이트 유전체 층(1370), 일 함수 조정 층(1375) 및 게이트 전극(1380)을 포함하는 데, 이들 각각은 핀 구조(950)와 분리 절연 층(1055) 상에 증착된다.
계면 층(1365)은 산화규소 층(SiO2) 등과 같은 유전체 재료를 포함할 수 있다. 계면 층(1365)은 화학적 산화, 열 산화, 원자층 증착(ALD), CVD 및/또는 그 밖의 적절한 작업들에 의해 형성될 수 있다. 계면 층(1365), 하이-k 유전체 층(1370), 일 함수 조정 층(1375), 게이트 전극(1380)에 대해 재료의 단일 층이 도시되어 있지만, 계면 층(1365), 하이-k 유전체 층(1370), 일 함수 조정 층(1375) 및 게이트 전극(1380) 각각은 재료의 다중 층을 포함할 수 있다.
일부 실시형태에서, 게이트 유전체 층(1370)은, 산화규소, 질화규소, 하이-k 유전체 재료 등과 같은 유전체 재료, 그 밖의 적절한 유전체 재료, 및/또는 이들의 조합의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 산화지르코늄, 산화알루미늄, 산화티타늄, 이산화하프늄-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료, 및/또는 이들의 조합을 포함한다. 일부 실시형태에서는, 산화하프늄(HfO2)이 사용된다. 하이-k 유전체 층(1370)은 ALD, CVD, 물리적 기상 증착(PVD), 고밀도 플라즈마 CVD(HDPCVD), 또는 다른 적절한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다. 일부 실시형태에서 상기 하이-k 유전체 층(1370)의 두께는 약 1 ㎚ 내지 약 10 ㎚의 범위이고, 다른 실시형태에서 약 2 ㎚ 내지 약 7 ㎚의 범위이다.
일부 실시형태에서, 일 함수 조정 층(1375)은 하이-k 유전체 층(1370)과 게이트 전극(1380)의 사이에 개재되어 있다. 일 함수 조정 층(1375)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, 또는 TiAlC의 단일 층, 또는 상기한 재료들 중의 2 이상의 다중 층 등과 같은 도전성 재료로 제조된다. n-형 Fin FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일 함수 조정 층으로서 사용되고, p-채널 Fin FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상이 일 함수 조정 층으로서 사용된다. 일 함수 조정 층(1375)은 ALD, PVD, CVD, e-빔 증착, 또는 다른 적절한 작업에 의해 형성될 수 있다.
일부 실시형태에서, 게이트 전극(1380)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 질화탄탈륨, 규화니켈, 규화코발트, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 그 밖의 적절한 재료, 및/또는 이들의 조합 등과 같은 하나 이상의 전도성 재료의 층을 포함한다.
일부 실시형태에서는, n-형 Fin FET의 경우에, Fin FET 디바이스(1300)의 웰 영역(1265)이 붕소, 인듐, 불소 및 질소 등과 같은 p-형 도펀트를 포함한다. 일부 실시형태에서는, p-형 Fin FET의 경우에, Fin FET 디바이스(1300)의 웰 영역(1265)이 인, 비소, 불소, 탄소 및 질소 등과 같은 n-형 도펀트를 포함한다.
에피택셜 층(210)은 도펀트 확산 제어를 용이하게 하는데 사용될 수 있다. 도펀트 확산 제어를 용이하게 함에 있어서, 에피택셜 층(210)은, 도핑 층(315)으로부터 에피택셜 층(525)으로의 도펀트의 역확산을 줄이도록, 도핑 층(315)과 관련된 도펀트 프로파일을 국한하는 배리어 재료로서 사용될 수 있다. 도펀트 프로파일의 국한은, 채널 영역(1260)과 웰 영역(1265)의 사이에서 급변형 도펀트 프로파일의 달성을 용이하게 한다. 에피택셜 층(210)은, 도펀트 확산을 지연시키는 격자간 원자 게터의 역할을 함으로써, FET 디바이스(1300)의 채널 영역(1260)과 웰 영역(1265)의 사이에서 프로파일이 보다 양호하게 급변할 수 있게 한다. 이와 관련하여, 에피택셜 층(210)의 탄소 불순물은 게더링(gettering) 불순물이라 지칭될 수도 있다. 격자간 원자 게터의 역할을 함으로써, 에피택셜 층(210)은 또한 핀 형성 작업 동안의 채널 결함 형성을 줄일 수 있다.
확산은 열 작업(예컨대, 어닐링 작업, 에피택셜 성장 작업) 동안에 일어날 수 있고, 이로 인해 웰 영역(1265)으로부터의 도펀트가 Fin FET 디바이스(1300)의 채널 영역(1260)에 존재하게 될 수 있으며, 이는 디바이스 성능 저하를 유발할 수 있다. 예를 들어, 역확산은, Fin FET 디바이스(1300)의 채널 영역 내에서 랜덤 도펀트 요동을 초래할 수 있고, 역확산이 없는 경우에 대하여 임계 전압(Vt)의 미스매치를 초래할 수 있다. 이러한 확산의 감소를 통해, 쇼트 채널 제어와 캐리어 이동도가 향상될 수 있고, Fin FET 디바이스(1300)에서의 랜덤 도펀트 요동이 감소될 수 있다. 랜덤 도펀트 요동은, APT 및/또는 웰 도펀트의 역확산으로 인한 비의도적 도펀트의 결과일 수 있다. 또한, 에피택셜 층(525) 등에서의 채널 결함 형성의 감소를 통해, 유효 폭(Weff)의 향상 및 수율의 향상이 가능해질 수 있다.
위 설명에서는 에피택셜 층이 성장된 이후에 도펀트가 기판에 주입되는 것으로 기술되어 있지만, 일부 실시형태에서는 에피택셜 층이 성장되기 전에 웰 층을 형성하도록 도펀트가 기판에 주입된다. 이하의 실시형태에서는, 전술한 실시형태와 동일하거나 유사한 구조, 재료, 작업, 프로세스, 및/또는 구성이 채용될 수 있는데, 그 상세한 설명은 생략될 수 있다.
도 14에 도시된 바와 같이, 예를 들어 도 3에 관하여 기술된 바와 같은 이온 주입을 이용함으로써, 도펀트가 도핑 층(1415)을 형성하도록 기판(1405)에 주입된다. 도 15에서 에피택셜 층(1510)은, 도 2에 관한 제조 작업들과 유사하게, 기판(1405)의 도핑 층(1415) 상에 에피택셜 성장된다. 상기 에피택셜 층(1510)은 예를 들어 실리콘 또는 탄화규소(SiC)일 수 있다. 도 3을 도 14와 비교해 보면, 도 14에서는 도펀트가 기판(1405)에 주입된 이후에 에피택셜 층(1510)이 성장되므로, 도 14의 이온 주입에 이용되는 주입 에너지가 도 3에서 이용되는 주입 에너지보다 낮을 수 있다. 일부 실시형태에서는, Fin FET 디바이스(1300)를 형성하기 위해 수행되는 후속 작업들이, 도 4 내지 도 13을 참조로 하여 예시 및 기술된 작업들에 뒤이어 행해진다.
일부 실시형태에서는, 웰 층 상에 SiC 층을 형성하는 대신에, 배리어 층을 형성하도록, 탄소 이온이 도핑 층(예컨대, 도 3에서의 315)의 표면과 그 부근에 주입된다. 탄소 이온 주입은 도핑 층의 표면에 직접 실시될 수도 있고 또는 도핑 층의 표면 상에 형성된 산화물 층을 통하여 실시될 수도 있다. 산화물 층이 형성되는 경우에는, 탄소 이온 주입 이후에, 산화물 층은 예를 들어 건식 에칭 및/또는 습식 에칭에 의해 제거된다.
위 설명에서는 도 12를 참조로 하여, 도핑된 에피택셜 층(예컨대, 도 12에서의 420)의 최상위 면과 실질적으로 동일한 최상위 면을 최종 형성 분리 절연 층이 갖도록, 분리 절연 층(예컨대, 도 12에서의 1055)에 에칭 작업이 행해지지만, 다른 실시형태에서는, 분리 절연 층이 다른 위치에 배치되도록, 에칭 작업이 수행된다.
예를 들어, 도 16에서는 분리 절연 층(1655)이 기판(1605)의 도핑 층(1615)의 표면에 형성되어 있다. 일부 실시형태에서는, 도핑된 에피택셜 층(1620)의 최하위 면과 실질적으로 동일한 최상위 면을 분리 절연 층(1655)이 갖도록, 분리 절연 층(1655)이 STI 작업의 일부분으로서 형성된 후에 에칭된다. 분리 절연 층(1655)의 두께(tSTI)는 약 20 ㎚ 내지 약 500 ㎚의 범위일 수 있다. 일부 실시형태에서, 분리 절연 층(1655)의 두께(tSTI)의 두께는 약 30 ㎚ 내지 약 200 ㎚의 범위이다. 일부 실시형태에서, 도핑된 에피택셜 층(1620)의 두께(T1)의 두께는 약 2 ㎚ 내지 약 10 ㎚의 범위이다.
일부 실시형태에서는, 도 16의 구성을 확보하기 위해, 도 2 내지 도 11에 도시된 작업들이 이용된다. 다른 실시형태에서는, 도 16의 구성을 확보하기 위해, 도 4 내지 도 11에 도시된 작업들에 뒤이어, 도 14 및 도 15에 도시된 작업들이 이용된다. 도 11 또는 도 15의 에칭 작업에서는, 도핑된 에피택셜 층(1620)의 최하위 면과 실질적으로 동일한 최상위 면을 최종 형성 분리 절연 층(1655)이 갖도록, 분리 절연 층(예컨대, 도 11에서의 1055)에 에칭 작업이 행해진다. 일부 실시형태에서, 분리 절연 층(1655)의 두께(tSTI)는 약 100 ㎚ 내지 약 500 ㎚의 범위이다. 일부 실시형태에서, 도핑된 에피택셜 층(1620)의 두께(T1)는 약 5 ㎚ 내지 약 30 ㎚의 범위이다.
핀 구조(1650)에 있어서 분리 절연 층(1655)으로부터 돌출된 부분이, Fin FET의 채널 영역(1660)이 되고, 핀 구조(1650)에 있어서 분리 절연 층(1655)에 매립된 부분이, Fin FET의 웰 영역(1665)이 된다. Fin FET의 웰 영역(1665)은 도핑 층(1615)과 도핑된 에피택셜 층(1620)을 포함한다.
도 17에서는, 게이트 구조가 핀 구조(1650)와 분리 절연 층(1655) 상에 형성되어 FET 디바이스(1700)를 형성한다. 상기 게이트 구조는 계면 층(1765), 게이트 유전체 층(1770), 일 함수 조정 층(1775) 및 게이트 전극(1780)을 포함하는 데, 이들 각각은 핀 구조(1750)와 분리 절연 층(1655) 상에 증착된다.
다른 실시형태에서는, 도 18에 도시된 바와 같이, 최종 형성 분리 절연 층(1855)의 경우, 도핑된 에피택셜 층(1820)의 일부분이 분리 절연 층(1855)의 최상위 면으로부터 돌출되고, 도핑된 에피택셜 층(1820)의 일부분이 분리 절연 층(1855)에 매립되도록, 분리 절연 층(예를 들어, 도 10에서 1055)이 에칭될 수 있다. 일부 실시형태에서, 분리 절연 층(1855)의 두께(tSTI)는 약 30 ㎚ 내지 약 200 ㎚의 범위이다. 일부 실시형태에서, 도핑된 에피택셜 층(1820)의 두께(T1)는 약 2 ㎚ 내지 약 10 ㎚의 범위이다. 일부 실시형태에서, 도핑된 에피택셜 층(1820)에 있어서 분리 절연 층(1855)의 최상위 면으로부터 돌출된 부분의 두께(T2)는 약 1 ㎚ 내지 약 3 ㎚의 범위이다. 일부 실시형태에서, 도핑된 에피택셜 층(1820)에 있어서 분리 절연 층(1855)에 매립된 부분의 두께(T3)는 약 1 ㎚ 내지 약 7 ㎚의 범위이다.
일부 실시형태에서는, 도 18의 구성을 확보하기 위해, 도 2 내지 도 11에 도시된 작업들이 이용된다. 다른 실시형태에서는, 도 18의 구성을 확보하기 위해, 도 4 내지 도 11에 도시된 작업들에 뒤이어, 도 14 및 도 15에 도시된 작업들이 이용된다. 도 11의 에칭 작업에서는, 최종 형성 분리 절연 층(1855)이, 도핑된 에피택셜 층(1820)에 있어서 분리 절연 층(1855)의 최상위 면으로부터 돌출된 부분과, 도핑된 에피택셜 층(1820)에 있어서 분리 절연 층(1855)에 매립된 부분을 갖도록, 분리 절연 층(예를 들어, 도 11에서 1055)에 에칭 작업이 행해진다.
핀 구조(1850)에 있어서 분리 절연 층(1855)으로부터 돌출된 부분이, Fin FET의 채널 영역(1860)이 되고, 핀 구조(1850)에 있어서 분리 절연 층(1855)에 매립된 부분이, Fin FET의 웰 영역(1865)이 된다. Fin FET의 웰 영역(1865)은 도핑 층(1815)과 도핑된 에피택셜 층(1820)을 포함한다.
도 19에서는, 게이트 구조가 핀 구조(1850)와 분리 절연 층(1855) 상에 형성되어 FET 디바이스(1900)를 형성한다. 상기 게이트 구조는 계면 층(1965), 게이트 유전체 층(1970), 일 함수 조정 층(1975) 및 게이트 전극(1980)을 포함하는 데, 이들 각각은 핀 구조(1850)와 분리 절연 층(1955) 상에 증착된다.
도 20~도 28은 본원의 일부 실시형태에 따른 핀 구조를 갖는 반도체 FET 디바이스를 제조하는 예시적인 순차적 동작들을 보여준다. 그러나, 도시된 구성요소들 모두를 필요로 하지는 않을 수 있고, 하나 이상의 구현예는 도면에 도시되어 있지 않은 추가적인 구성요소들을 포함할 수 있다. 배치 구성 및 구성요소의 타입에 있어서의 변형은, 본원에 제시되는 바와 같은 청구범위의 범위로부터 벗어나지 않으면서 실시될 수 있다. 추가적인 구성요소들, 다른 구성요소들, 및/또는 보다 적은 수의 구성요소들이 제공될 수 있다. 또한, 동작의 순서는 바뀔 수 있다.
도 20에서는, 도펀트의 세트가, 기판(2005)에 도핑 층(2015)을 형성하도록 기판(2005)에 주입된다. 또한 공동-주입 도펀트는, 도핑 층(2015)이 공동-주입 도펀트를 포함하도록 기판(2005)에 주입된다. 일부 실시형태에서는, 기판(2005)에 웰 도펀트와 공동-주입 도펀트의 세트를 주입하기 위해, 하나 이상의 이온 주입 작업이 이용된다. 도 20은 n-웰 또는 p-웰에 대한 이온 주입을 보여주지만, n-웰에 대한 이온 주입 작업과 p-웰에 대한 이온 주입 작업은 개별적으로 행해진다. 도펀트의 세트는, 예를 들어 n-형 Fin FET에 대해 p-웰을 만들기 위한 붕소, 이불화붕소(BF2), 불소, 인듐, 또는 이들의 조합과, p-형 Fin FET에 대해 n-웰을 만들기 위한 인, 비소, 불소, 또는 이들의 조합일 수 있다. 일부 실시형태에서, 공동-주입 도펀트는 예를 들어 탄소, 질소, 불소, 또는 이들의 조합이다. 일부 실시형태에서는, 펀치스루 효과를 방지하기 위해, APT 임플란트를 주입하는 추가적인 이온 주입 작업이 행해진다. APT 임플란트는 일반적으로 벌크-핀 SCE 제어를 위해 이용된다.
공동-주입 도펀트는, 기판(2005)에 결함(예컨대, 틈새/공극)이 있는 상태에서 웰과 APT 임플란트 사이의 상호 작용을 막는 데 이용될 수 있다. 예를 들어, 기판(2005)에 과잉 존재하는 틈새는, 어닐링 프로세스 동안에 웰 임플란트(예를 들어, p-웰용의 붕소, n-웰용의 인)의 과도적 촉진 확산(TED)의 소스가 될 수 있는 데, 이는 웰 임플란트가 결함을 통해 확산될 수 있기 때문이다. 공동-주입 도펀트는, TED를 감소시키기 위해 격자간 원자 게터의 역할을 할 수 있다.
이용되는 공동-주입 도펀트는, 이용되는 웰 및/또는 APT 도펀트의 종에 따라 좌우될 수 있다. 예를 들어, 탄소는 일반적으로 붕소 APT 역확산을 억제하는 데 보다 효과적이다. 따라서, 일부 실시형태에서, 붕소가 APT 임플란트에 이용되는 경우에, 공동-주입 도펀트는 탄소를 포함한다. 다른 예로서, 질소는 일반적으로 인듐 APT 역확산을 억제하는 데 있어서 탄소보다 효과적이다. 따라서, 일부 실시형태에서는, 인듐이 APT 임플란트로서 사용되는 경우, 질소가 탄소보다 나은 공동-주입을 위한 후보가 된다. 공동-주입 도펀트는 일반적으로 웰 임플란트 및 APT 임플란트와 다르다.
일부 실시형태에서, 공동-주입 도펀트는 웰/APT 주입 도펀트와 동시에 (예를 들어 동일한 도핑 작업 동안에) 주입된다. 일부 실시형태에서, 공동-주입 도펀트는 웰/APT 주입 도펀트의 주입 이후에 주입된다.
도 21에서는, 에피택셜 층(2125)이 기판(2005)의 표면 상에 에피택셜 성장된다. 상기 에피택셜 층(2125)은 예를 들어 실리콘일 수 있다. 일부 실시형태에서, 에피택셜 층(2125)에는 Si가 저농도로 도핑된다. 예를 들어, 에피택셜 층(2125)은 불순물이 약 1×1016/㎤ 내지 약 1×1017/㎤의 양으로 도핑된 Si 층이다. 특정 실시형태에서, 에피택셜 층(2125)은 비도핑 (고유의) Si 층(도펀트의 양이 약 1×1016/㎤ 미만)이다. 다른 실시형태에서, 에피택셜 층(2125)은, 도핑 층(2015) 상에 형성된 비도핑 Si 층과, 상기 비도핑 Si 층 상에 형성된 약 1×1016/㎤ 내지 약 1×1017/㎤의 양으로 도핑되어 있는 저농도로 도핑된 Si를 포함한다. 도펀트는 n-채널 FET용의 인 및/또는 비소와 p-채널 FET용의 붕소를 포함할 수 있다. 특정 실시형태에서, n-형 도펀트에 의해 저농도로 도핑된 Si가 p-웰 영역 상에 형성되고, p-형 도펀트에 의해 저농도로 도핑된 Si가 n-웰 영역 상에 각각 형성된다.
일부 실시형태에서, Si 에피택셜 층(2125)은 약 650℃ 내지 약 750℃ 범위의 온도에서 형성된다. 상기 에피택셜 층(2125)의 에피택셜 성장과 관련된 온도로 인해, 상기 도핑 층(2015)에 있어서의 도펀트가 상기 에피택셜 층(2125)으로 확산되어, 에피택셜 층(2125)에 도핑 층(2130)이 형성되게 할 수 있다. 나중에 이 에피택셜 층(2125)은 하나 이상의 핀 구조를 형성하는 데 사용된다. 일부 실시형태에서 상기 에피택셜 층(2125)의 높이(h)는 약 100 ㎚ 내지 약 300 ㎚의 범위이고, 다른 실시형태에서 약 50 ㎚ 내지 약 100 ㎚의 범위이다.
공동-주입 도펀트는, 도펀트 확산 제어를 용이하게 하는데 사용될 수 있다. 공동-주입 도펀트는, 웰 층(2015)으로부터 에피택셜 층(2125)으로의 도펀트의 역확산을 줄이도록, 도펀트의 세트와 혼합되어 웰 층(2015)에 있어서의 도펀트의 세트와 관련된 도펀트 프로파일을 국한하는 배리어 재료로서 사용될 수 있다. 예를 들어, 공동-주입 도펀트(예컨대, C, N, F)는 어닐링 작업 동안에 웰/APT 도펀트가 에피택셜 층(2125)으로 확산하는 것을 억제할 수 있다. 도펀트 프로파일의 국한은, 최종 형성 Fin FET 디바이스의 채널 영역과 최종 형성 Fin FET 디바이스의 웰 영역의 사이에서, 급변형 도펀트 프로파일의 달성을 용이하게 한다. 공동-주입 도펀트는, 도펀트 확산을 지연시키는 격자간 원자 게터의 역할을 함으로써, 최종 형성 FET 디바이스의 채널 영역과 웰 영역의 사이에서 프로파일이 보다 양호하게 급변할 수 있게 한다. 격자간 원자 게터의 역할을 함으로써, 공동-주입 도펀트는 또한 핀 형성 작업 동안의 채널 결함 형성을 줄일 수 있다.
확산은 열 작업(예컨대, 어닐링 작업, 에피택셜 성장 작업) 동안에 일어날 수 있고, 이로 인해 도펀트가 최종 형성 Fin FET 디바이스의 채널 영역에 존재하게 될 수 있으며, 이는 디바이스 성능 저하를 유발할 수 있다. 이러한 확산의 감소를 통해, 쇼트 채널 제어와 캐리어 이동도가 향상될 수 있고, 최종 형성 Fin FET 디바이스에서의 랜덤 도펀트 요동이 감소될 수 있다. 또한, 에피택셜 층(2125) 등에서의 채널 결함 형성의 감소를 통해, 유효 폭(Weff)의 향상 및 수율의 향상이 가능해질 수 있다.
일부 실시형태에서, 에피택셜 층(2125)의 성장 작업 이후에는, 도 7 내지 도 13을 참조로 하여 전술한 작업들과 유사한 작업들이 뒤이어 온다. 도 22에서는, 도 7에 관한 작업들과 유사하게, 에피택셜 층(2125) 상에 마스크 층(2235)이 형성된다. 도 23에서는, 도 8에 관한 작업들과 유사하게, 마스크 층(2235)에 마스크 패턴(2335)이 패터닝된다. 도 24에서는, 도 9에 관한 작업들과 유사하게, 마스크 패턴(2335)을 에칭 마스크로서 사용하여, 에피택셜 층(2125)의 도핑 층(2130), 도핑된 에피택셜 층(2015), 및 기판(2005)의 도핑 층(2015)을 에칭하는 것에 의해, 핀 구조(2450)가 형성된다. 일부 실시형태에서는, 적어도 하나의 핀 구조(2450)가 나중에 n-채널 트랜지스터를 형성하는 데 사용되고, 적어도 하나의 핀 구조(2450)가 나중에 p-채널 트랜지스터를 형성하는 데 사용된다.
도 25에서는, 도 10에 관한 작업들과 유사하게, 도핑 층(2015)의 표면 상에 그리고 핀 구조(2450) 및 마스크 패턴(2335)의 주위에, 분리 절연 층(25550)이 형성된다. 도 26에서는, 도 11에 관한 작업들과 유사하게, 마스크 패턴(2335)과 분리 절연 층(2555)의 일부분이 제거된다. 도 27에서는, 도 12에 관한 작업들과 유사하게, 분리 절연 층(2555)이 에칭된다. 도 28에서는, 도 13에 관한 작업들과 유사하게, 게이트 구조가 핀 구조(2450)와 분리 절연 층(2555) 상에 형성되어 FET 디바이스(2800)를 형성한다. 상기 게이트 구조는 계면 층(2865), 게이트 유전체 층(2870), 일 함수 조정 층(2875) 및 게이트 전극(2880)을 포함하는 데, 이들 각각은 핀 구조(2450)와 분리 절연 층(2555) 상에 증착된다. 일부 실시형태에서는, 하나의 핀 구조 위에 하나의 게이트 구조가 형성된다. 다른 실시형태에서는, 하나 이상의 n-채널 트랜지스터용의 하나 이상의 핀 구조 위에 하나의 게이트 구조가 형성되고, 하나 이상의 p-채널 트랜지스터용의 하나 이상의 핀 구조 위에 하나의 게이트 구조가 형성된다.
일부 실시형태에서는, 배리어 층[예를 들어, 에피택셜 층(210) 및/또는 공동-주입 도펀트]의 이용을 통해, 도펀트 확산 제어가 용이해질 수 있어, 배리어 층이 없는 경우에 비해, 도펀트 농도의 변화에 있어서의 연결 지점의 급변성을, 디케이드(decade)당 10 ㎚의 도핑 프로파일 길이(10 ㎚/dec로 표시)로 향상시킬 수 있게 된다. 추가적으로, 핀 구조의 웰 영역(예컨대, 1265)으로부터의 도펀트의 확산에 기인한, 핀 구조(예컨대, 950)의 채널 영역(예컨대, 1260)에서의 28% 도펀트 감소가, 달성될 수 있다. 또한, 배리어 층은, 채널 영역 내의 도펀트가 웰 영역으로 확산하는 것 등에 기인한, 핀의 하부로부터의 도핑 손실을 감소시키거나 또는 제거할 수 있게 한다.
상기 분리 절연 층의 위치(예컨대, 도 12에서의 1055, 도 16에서의 1655, 도 18에서의 1855)에 대한 상기 도핑된 에피택셜 층(예컨대, 도 4에서의 420, 도 16에서의 1620, 도 18에서의 1820)의 상대 위치는, 쇼트 채널 제어 및 연결 지점 급변성에 영향을 미칠 수 있다. 일부 경우에는, 상기 도핑된 에피택셜 층이 상기 분리 절연 층의 최상위 면의 위에 있도록, 에칭 작업이 행해질 수 있고, 그 결과 쇼트 게이트 길이(Lg)에 대한 SCE 제어가 향상될 수 있게 된다. 일부 경우에는, 도 16에서의 에피택셜 층(1620)의 이용은, 도 4에서의 에피택셜 층(420)의 이용에 비해, 연결 지점의 급변성에 있어서, 4 ㎚/dec의 개선을 가질 수 있다.
SiC 에피택셜 층[예컨대, 에피택셜 층(210)] 등과 같은 배리어 층 또는 공동-주입의 이용은, 상기한 배리어 층이 사용되지 않은 기준 케이스에 비해, 채널로의 역확산 감소를 허용할 수 있고, 채널 급변성의 개선을 허용할 수 있다. 일례로서, 탄소는 에피택셜 층 등과 같은 배리어 층에서 또는 공동-주입에서 이용될 수 있다. SiC 에피택셜 층[예컨대, 에피택셜 층(210)]을 배리어 층으로서 이용하고, 주입 작업 이전에(예컨대, 도 3에서) 에피택셜 층이 성장되는 경우, 평균 채널 도펀트 농도는, 예를 들어 기준 케이스의 도펀트 농도의 절반 정도일 수 있고, 핀 하부의 도펀트 농도는, 예를 들어 기준 케이스의 도펀트 농도의 2/3일 수 있으며, 채널 급변성은, 예를 들어 기준 케이스의 2/3일 수 있다. SiC 에피택셜 층[예컨대, 에피택셜 층(1510)]을 배리어 층으로서 이용하는 경우로서, 에피택셜 층이 주입 작업 이후에(예컨대, 도 14에서) 성장되는 경우뿐만 아니라, 탄소를 공동-주입에 이용하는 경우에, 유사한 결과가 얻어진다.
도 29는 핀 구조들의 서로 다른 깊이에 있어서 도펀트 농도의 예를 보여준다. 곡선 2910은, 비교 목적의 기준 케이스 A라고 지칭될 수 있는, 배리어 층이 없는 경우에 있어서, 핀 구조의 서로 다른 깊이에서의 도펀트 농도 사이의 관계를 보여준다.
기준 케이스 A에서, 도펀트 농도 곡선 2910은 피크(최대) 농도에 대응하는 선 2905에 대해 실질적으로 대칭이다. 피크 농도 위치로부터 채널 영역을 향해 감에 따라, 도펀트 농도는, 예를 들어 약 40 ㎚/dec 내지 약 50 ㎚/dec로 감소된다. 여기서, “X ㎚/dec 감소”는 채널 급변성으로 지칭되며, 위치가 X ㎚ 이동할 때(채널 영역 또는 도 29의 좌측을 향해), 도펀트 농도가 1/10으로 되는 것을 의미한다.
이와는 달리, 배리어 층이 이용될 때, 도펀트 농도(2920)는 약 30 ㎚/dec 미만으로 감소한다. 일부 실시형태에서, 도펀트 농도(2920)는 약 20 ㎚/dec 미만으로 감소한다. 따라서, 배리어 층이 이용될 때의 도펀트 농도는, 피크 농도에 대응하는 선 2905에 대해 비대칭이다.
도 30은, 붕소가 n-형 Fin FET용의 p-형 도펀트로서 사용되는 경우에, 핀 구조의 서로 다른 깊이에 있어서 도펀트 농도 사이의 관계의 예를 보여준다. 곡선 3005는, 비교 목적의 기준 케이스 B라고 지칭될 수 있는, 배리어 층이 없는 경우에 있어서, 핀 구조의 서로 다른 깊이에서의 탄소의 도펀트 농도 사이의 관계를 보여준다. 곡선 3010은, 주입 작업 이전에 SiC 에피택셜 층[예컨대, 에피택셜 층(210)]이 성장(예컨대, 도 3에서)되어 배리어 층으로서 이용되는 경우, 핀 구조의 서로 다른 깊이에서의 탄소의 도펀트 농도 사이의 관계를 보여준다. 곡선 3015는, 탄소가 공동-주입(예컨대, 도 20에서)되어 배리어 층으로서 이용되는 경우, 핀 구조의 서로 다른 깊이에서의 탄소의 도펀트 농도 사이의 관계를 보여준다. 곡선 3020은, 주입 작업 이후에 SiC 에피택셜 층[예컨대, 에피택셜 층(1510)]이 성장(예컨대, 도 14에서)되어 배리어 층으로서 이용되는 경우, 핀 구조의 서로 다른 깊이에서의 탄소의 도펀트 농도 사이의 관계를 보여준다.
기준 케이스 B에서, 평균 채널 도펀트 농도는, 예를 들어 4.6×1018/㎤이고, 핀 하부의 도펀트 농도는, 예를 들어 1.7×1019/㎤이며, 채널 급변성은 42 ㎚/dec이다. SiC 에피택셜 층[예컨대, 에피택셜 층(210)]을 배리어 층으로서 이용하고, 주입 작업 이전에 에피택셜 층이 성장(예컨대, 도 3에서)되는 경우, 평균 채널 도펀트 농도는, 예를 들어 2.2×1018/㎤이고, 핀 하부의 도펀트 농도는, 예를 들어 1.1×1019/㎤이며, 채널 급변성은 28 ㎚/dec이다. SiC 에피택셜 층[예컨대, 에피택셜 층(1510)]을 배리어 층으로서 이용하고, 주입 작업 이후에 에피택셜 층이 성장(예컨대, 도 14에서)되는 경우, 평균 채널 도펀트 농도는, 예를 들어 1.6×1018/㎤이고, 핀 하부의 도펀트 농도는, 예를 들어 1.2×1019/㎤이며, 채널 급변성은 24 ㎚/dec이다. 탄소를 공동-주입에 이용하는 경우, 평균 채널 도펀트 농도는, 예를 들어 2.2×1018/㎤이고, 핀 하부의 도펀트 농도는, 예를 들어 1.1×1019/㎤이며, 채널 급변성은 28~30 ㎚/dec이다. 일반적으로, 배리어 층의 이용(예컨대, 에피택셜 층 또는 공동-주입)은, 평균 채널 도핑의 감소와 채널 급변성의 향상을 허용한다. 평균 채널 도핑 및 채널 급변성 등과 같은 Fin FET 디바이스 특성 이외에도, 제조의 용이성 및 비용 등과 같은 인자들이, 배리어 층의 타입을, 예컨대 에피택셜 층 성장 작업 또는 공동-주입 작업 등을 결정할 때, 고려되어야 할 필요가 있을 수 있다.
일반적으로, 배리어 층의 이용(예컨대, 에피택셜 층 또는 공동-주입)은, 평균 채널 도핑의 감소, 핀 하부 도펀트 농도의 감소, 및 채널 급변성의 향상을 허용한다. 평균 채널 도핑, 핀 하부 도펀트 농도 및 채널 급변성 등과 같은 Fin FET 디바이스 특성 이외에도, 제조의 용이성 및 비용 등과 같은 인자들이, 배리어 층의 타입을, 예컨대 에피택셜 층 성장 작업 또는 공동-주입 작업 등을 결정할 때, 고려되어야 할 필요가 있을 수 있다.
본원의 일 양태에 따르면, 반도체 디바이스를 제조하기 위한 방법에서, 제1 도펀트로 도핑된 도핑 층이 기판에 형성된다. 반도체 층이 도핑 층 상에 형성된다. 상기 반도체 층을 포함하는 채널 영역과, 상기 도핑 층을 포함하는 웰 영역을 핀 구조가 구비하도록, 적어도 상기 반도체 층과 상기 도핑 층을 패터닝함으로써, 핀 구조가 형성된다. 핀 구조의 채널 영역이 분리 절연 층으로부터 돌출되고 핀 구조의 웰 영역이 분리 절연 층에 매립되도록, 분리 절연 층이 형성되어 있다. 게이트 구조가 핀 구조의 일부분 위에 그리고 분리 절연 층 위에 형성된다. 반도체 층은 도핑된 실리콘 층 또는 비도핑 실리콘 층 중의 적어도 하나이다.
본원의 다른 양태에 따르면, 반도체 디바이스를 제조하기 위한 방법에서, p-웰용의 제1 도핑 층이 기판에 형성된다. 제1 도핑 층은 제1 도펀트를 포함한다. N-웰용의 제2 도핑 층이 기판에 형성된다. 제2 도핑 층은 제2 도펀트를 포함한다. 제1 및 제2 도핑 층이 형성되어 있는 기판 위에 반도체 층이 형성된다. 상기 반도체 층과 상기 제1 도핑 층을 패터닝함으로써 제1 핀 구조가 형성되고, 상기 반도체 층과 상기 제2 도핑 층을 패터닝함으로써 제2 핀 구조가 형성된다. 상기 제1 및 제2 핀 구조의 상측 부분이 분리 절연 층으로부터 돌출되고 상기 제1 및 제2 핀 구조의 하측 부분이 분리 절연 층에 매립되도록, 분리 절연 층이 형성된다. 게이트 구조가 제1 핀 구조와 제2 핀 구조 중의 적어도 하나의 위에 형성된다. 반도체 층은 도핑된 실리콘 층 또는 비도핑 실리콘 층 중의 적어도 하나이다.
본원의 또 다른 양태에 따르면, Fin FET 디바이스를 포함하는 반도체 디바이스는, 제1 도펀트로 도핑된 웰 층과 채널 층을 구비하는 핀 구조; 분리 절연 층으로서, 상기 핀 구조의 채널 층은 분리 절연 층으로부터 돌출되어 있고, 웰 층은 분리 절연 층에 매립되어 있는 것인 분리 절연 층; 및 적어도 상기 분리 절연 층과 상기 채널 층의 일부분 위에 배치된 게이트 구조를 포함한다. 상기 핀 구조에 있어서, 제1 도펀트의 농도가, 제1 도펀트의 피크 농도에 대응하는 위치에 대하여 깊이 방향을 따라 비대칭이다.
당업자가 본원의 양태를 더욱 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태 또는 실시예의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태 또는 실시예의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 이해해야 한다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는다는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하기 위한 방법으로서,
    제1 도펀트로 도핑된 도핑 층을 기판에 형성하는 단계;
    상기 도핑 층 상에 반도체 층을 형성하는 단계;
    적어도 상기 반도체 층과 상기 도핑 층을 패터닝함으로써 핀 구조를 형성하는 단계로서, 상기 핀 구조는 상기 반도체 층을 포함하는 채널 영역과, 상기 도핑 층을 포함하는 웰 영역을 구비하도록 형성되는 것인 핀 구조 형성 단계;
    상기 핀 구조의 채널 영역이 분리 절연 층으로부터 돌출되고 상기 핀 구조의 웰 영역이 분리 절연 층에 매립되도록, 분리 절연 층을 형성하는 단계; 및
    상기 핀 구조의 일부분 위에 그리고 상기 분리 절연 층 위에 게이트 구조를 형성하는 단계
    를 포함하고, 상기 반도체 층은 도핑된 실리콘 층 또는 비도핑 실리콘 층 중의 적어도 하나인 것인 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 반도체 층은 650℃ 내지 750℃ 범위의 온도에서 에피택셜 형성되는 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 반도체 층의 적어도 일부분이 상기 분리 절연 층으로부터 돌출되는 것인 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 반도체 층의 적어도 일부분이 상기 분리 절연 층에 매립되는 것인 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 도핑 층을 형성하는 단계는, 제1 도펀트를 기판에 주입하는 것을 포함하고, 상기 제1 도펀트는 탄소, 질소 및 불소 중의 적어도 하나를 포함하는 것인 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 반도체 층은, 기판 상에 형성된 비도핑 실리콘 층과, 상기 비도핑 실리콘 층 상에 형성된 도핑된 실리콘 층을 포함하는 것인 반도체 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 반도체 층은 도펀트의 양이 약 1×1017/㎤ 미만인 비도핑 실리콘 층을 포함하는 것인 반도체 디바이스 제조 방법.
  8. 제1항에 있어서, 상기 핀 구조에 있어서, 제1 도펀트의 농도가, 제1 도펀트의 피크 농도에 대응하는 위치에 대하여 깊이 방향을 따라 비대칭인 것인 반도체 디바이스.
  9. 반도체 디바이스를 제조하기 위한 방법으로서,
    제1 도펀트를 포함하는 p-웰용의 제1 도핑 층을 기판에 형성하는 단계;
    제2 도펀트를 포함하는 n-웰용의 제2 도핑 층을 기판에 형성하는 단계;
    제1 및 제2 도핑 층이 형성되어 있는 기판 위에 반도체 층을 형성하는 단계;
    상기 반도체 층과 상기 제1 도핑 층을 패터닝함으로써 제1 핀 구조를 형성하고, 상기 반도체 층과 상기 제2 도핑 층을 패터닝함으로써 제2 핀 구조를 형성하는 단계;
    상기 제1 및 제2 핀 구조의 상측 부분이 분리 절연 층으로부터 돌출되고 상기 제1 및 제2 핀 구조의 하측 부분이 분리 절연 층에 매립되도록, 분리 절연 층을 형성하는 단계; 및
    제1 핀 구조와 제2 핀 구조 중의 적어도 하나의 위에 게이트 구조를 형성하는 단계
    를 포함하고, 상기 반도체 층은 도핑된 실리콘 층 또는 비도핑 실리콘 층 중의 적어도 하나인 것인 반도체 디바이스 제조 방법.
  10. Fin FET 디바이스를 포함하는 반도체 디바이스로서,
    제1 도펀트로 도핑된 웰 층과 채널 층을 구비하는 핀 구조;
    분리 절연 층으로서, 상기 핀 구조의 채널 층은 분리 절연 층으로부터 돌출되어 있고, 웰 층은 분리 절연 층에 매립되어 있는 것인 분리 절연 층; 및
    적어도 상기 분리 절연 층과 상기 채널 층의 일부분 위에 배치된 게이트 구조
    를 포함하고, 상기 핀 구조에 있어서, 제1 도펀트의 농도가, 제1 도펀트의 피크 농도에 대응하는 위치에 대하여 깊이 방향을 따라 비대칭인 것인 반도체 디바이스.
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